用于控制感测放大器的系统和方法与流程

本发明的实施例涉及一种用于控制感测放大器的系统和方法。

背景技术：

存储器单元常用于存储数据位。单个存储器单元可指称位单元，这是因为存储器单元存储单个位信息。例如，静态随机存取存储器(sram)存储器单元存储由两个交叉耦合反相器的逻辑状态表示的单个位信息。作为另一实例，反熔丝存储器单元存储由反熔丝是否导通或非导通表示的单个位信息。存储器阵列包含布置成列和行的多个位单元。在一些方法中，阵列的位单元耦合到多个字线和多个位线，其中字线和位线经配置以控制对阵列的位单元的存取。

技术实现要素：

根据本发明的实施例，一种用于感测放大器的控制电路包括：第一类型的第一金属氧化物半导体(mos)晶体管和第二mos晶体管，其串联连接于第一电压电位与节点之间，所述第一mos晶体管的栅极端子耦合到存储器电路的一对差分数据线的第一数据线，且所述第二mos晶体管的栅极端子耦合到所述一对差分数据线的第二数据线；第二类型的第三mos晶体管，其连接于所述节点与第二电压电位之间，所述第三mos晶体管具有耦合到所述第一数据线的栅极端子；和所述第二类型的第四mos晶体管，其连接于所述节点与所述第二电压电位之间以与所述第三mos晶体管成并联布置，所述第四mos晶体管具有耦合到所述第二数据线的栅极端子，提供到感测放大器的控制信号是基于所述节点的电压。

根据本发明的实施例，一种用于感测放大器的控制电路包括：第一金属氧化物半导体(mos)晶体管，其包含耦合到存储器电路的一对差分数据线的第一数据线的一栅极端子；第二mos晶体管，其包含耦合到所述一对差分数据线的第二数据线的栅极端子；和节点，其耦合到所述第一mos晶体管和所述第二mos晶体管，其中所述第一mos晶体管和所述第二mos晶体管中的一个从第一状态转变到第二状态引起所述节点处的电压变化，提供到感测放大器的控制信号是基于所述电压变化。

根据本发明的实施例，一种产生用于感测放大器的控制信号的方法包括：将存储器电路的一对差分数据线的第一数据线的电压提供到第一金属氧化物半导体(mos)晶体管的栅极端子；将所述一对差分数据线的第二数据线的电压提供到第二mos晶体管的栅极端子；响应于所述第一数据线的所述电压的变化或所述第二数据线的所述电压的变化而接通所述第一mos晶体管和所述第二mos晶体管中的一个；和基于所述第一mos晶体管和所述第二mos晶体管的所述者接通而将控制信号提供到感测放大器。

附图说明

从结合附图阅读的以下详细描述最佳理解本揭露的方面。应注意，根据行业标准做法，各种装置未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种装置的尺寸。

图1描绘根据一些实施例的包含感测放大器和用于控制所述感测放大器的控制电路的存储器装置的框图。

图2描绘根据一些实施例的图1的控制电路的实施例。

图3描绘根据一些实施例的存储器装置的实例性信号时序图。

图4是描绘根据一些实施例的用于产生感测放大器的控制信号的实例性方法的步骤的流程图。

具体实施方式

相关申请案的交叉参考

本申请案主张名称为“controlschemeforsenseamplifier(用于感测放大器的控制方案)”的2016年5月26日申请的美国临时专利申请案第62/341,702号的优先权，所述案的全文以引用方式并入本文中。

以下揭露提供用于实施所提供标的的不同特征的诸多实施例或实例。下文将描述组件和布置的特定实例以简化本揭露。当然，这些仅为实例且不意在限制。例如，在以下描述中，使第一装置形成于第二装置上方或第二装置上可包含其中形成直接接触的所述第一装置和所述第二装置的实施例，且也可包含其中额外装置可形成于所述第一装置与所述第二装置之间使得所述第一装置和所述第二装置可不直接接触的实施例。另外，本揭露可在各种实例中重复参考元件符号和/或字母。此重复是为了简化和清楚且其本身不指示所讨论的各种实施例和/或配置之间的关系。

图1描绘根据一些实施例的包含感测放大器116和用于激活感测放大器116的控制电路120的存储器装置102的框图。存储器装置102包含存储器阵列106，其具有经配置以存储数据的多个存储器单元。存储器单元通过多个字线(wl)107和位线108(其经配置以控制对阵列106的存储器单元的存取)而连接到一或多个外围电路(例如，列解码器110、多个多路复用器112和感测放大器116)。位线108包含多个位线(bl)和反相位线(blb)。

阵列106的存储器单元经配置以存储位信息。为从阵列106的存储器单元读取位信息(例如，执行读取操作)，列解码器110经配置以选择字线107中的一个，且多个多路复用器112经配置以选择位线bl和反相位线blb。字线和位线组合界定存储器单元地址，所述存储器单元地址在被存取之后提供两个差分数据线114(数据线(dl)和反相数据线(dlb))上的电荷。明确地说，在实施例中，阵列106的存储器单元经配置以接收字线wl上的信号，所述信号引起存储器单元将位信息从存储器单元选择性地转移到对应位线bl和反相位线blb。多路复用器112：(i)将选定位线元bl耦合到数据线dl；和(ii)将选定反相位线blb耦合到数据线dlb。dl线和dlb线114耦合到感测放大器116，如图中所展示。

感测放大器116经配置以基于存在于dl线和dlb线114上的电压而感测选定存储器单元的逻辑状态。在实例中，感测放大器116感测dl线和dlb线114上的电压差(即，δv)且产生指示存储于存储器阵列106的选定存储器单元中的数据的输出。依此方式，执行读取操作。在实施例中，感测放大器116响应于从控制电路120接收的感测放大器启用(sae)信号122而仅感测dl线和dlb线114上的电压差。例如，在实施例中，感测放大器116响应于sae信号122的边缘(例如，下降边缘、上升边缘等等)而感测dl线和dlb线114上的电压差。

在实施例中，在执行读取操作之前，将位线bl、反相位线blb、数据线dl和反相数据线dlb的电压电平设定为具有逻辑低值的参考电压。在实例中，由存储器装置102的预放电电路执行将bl线、blb线、dl线和dlb线设定为逻辑低参考电压。在实施例中，预放电电路经配置以响应于预放电信号而使bl线、blb线、dl线和dlb线放电到逻辑低参考电压。美国专利第9,281,056号中描述实例性预放电电路，所述专利的全文以引用方式并入本文中。

在读取操作期间，感测放大器116经配置以检测高于逻辑低参考电压的数据线dl或反相数据线dlb上的电压电平的增大。例如，在实施例中，在确证选通信号(也称为位选择信号)之后，dl线和dlb线114处于vss的预放电状态(例如，接地参考电压)中。在实例中，dl线和dlb线114的预放电状态与选通信号同步化。因此，当确证选通信号时，切断预放电状态，bl线耦合到dl线，且blb线耦合到dlb线。由于此耦合，促使dl和dlb中的一个呈高态，而dl和dlb的另一个保持于vss处。感测放大器116感测数据线dl和dlb中的一个上的电压增大且产生指示存储于选定存储器单元中的数据的输出。在实施例中，感测放大器116包括具有一或多组成对晶体管装置的交叉耦合反相器。在其它实施例中，利用其它类型的感测放大器配置。

如上文所提及，阵列106的存储器单元经配置以存储位信息。在一些实施例中，阵列106包含一次可编程(otp)存储器单元，例如，反熔丝。在实例中，反熔丝因将高于正常值的电压或激光束施加到反熔丝而熔断。例如，高电压产生其中曾经存在开路的短路。激光束的施加产生类似短路条件。熔断反熔丝将高阻抗状况改动为使用外加电流来影响逻辑电平的变化的电流导电路径。

反熔丝大体上包括两个导体和所述两个导体之间的某种介电质或绝缘材料。在最新实践中，将电介质设定为薄氧化物场效晶体管(fet)栅极的正常厚度的约一半。如果存在高电压或激光功率，那么薄氧化物经电损坏以从非导通条件改变到导通条件。因此，在其中存储器阵列106包含反熔丝的实施例中，感测放大器116用于确定阵列106的反熔丝存储器单元为非导通还是导通的，其指示存储于存储器单元中的数据位。

应注意，存储器阵列106可包含除反熔丝之外的存储器单元类型。例如，在一些实施例中，存储器阵列106包含静态随机存取存储器(sram)单元。在一些实施例中，阵列106的存储器单元包含具有三维栅极结构的晶体管，例如，finfet等等。本揭露的方法可应用于其中存储器单元的状态表示于一对差分线(例如，差分bl/blb线、差分dl/dlb线等等)上的所有存储器装置。

根据本揭露的方法，在实施例中，存储器装置102包含耦合到dl线和dlb线114的上述控制电路120。基于经由dl线和dlb线114所接收的信号(例如，电压信号等等)，控制电路120经配置以产生sae信号122。在一些实施例中，sae信号122包括从第一逻辑电平(例如，高逻辑电平)转变到第二逻辑电平(例如，低逻辑电平)以激活感测放大器116的电压。当感测放大器116由sae信号122激活时，感测放大器116感测dl线和dlb线114上的电压差且产生指示存储于存储器阵列106的存储器单元中的数据的输出，如上文所描述。

在实施例中，控制电路120包含经配置以响应于dl线或dlb线上的电压的相对较小变化而改变状态(例如，接通、切断)的低阈电压(lvt)或超低阈电压(ulvt)金属氧化物半导体(mos)晶体管。如下文将进一步详细描述，控制电路120中的lvt或ulvtmos晶体管的状态的此变化引起sae信号122从第一逻辑电平转变到激活感测放大器116的第二逻辑电平。使用lvt或ulvtmos晶体管来基于dl或dlb线上的相对较小电压变化而激活感测放大器116实现在相对较少时间量内执行读取操作。如本文中所指称，lvtmos晶体管是具有相对较低阈电压(例如，0.2v)的mos晶体管。如本文中所指称，ulvtmos晶体管是具有低于lvtmos晶体管的阈电压的阈电压(例如，<0.2v)的mos晶体管。

在实施例中，控制电路120包含：(i)第一lvt或ulvtmos晶体管，其具有耦合到数据线dl的栅极端子；和(ii)第二lvt或ulvtmos晶体管，其具有耦合到反相数据线dlb的栅极端子。在读取操作之前，将dl线和dlb线设定到逻辑低参考电压(如上文所描述)，因此，第一lvt或ulvtmos晶体管和第二lvt或ulvtmos晶体管处于第一状态(例如，“切断”状态)中。当执行读取操作时，促使dl和dlb中的一个呈高态，而dl和dlb的另一个保持于逻辑低参考电压处，如上文所描述。因为lvt或ulvtmos晶体管具有一相对较低阈电压，所以dl线和dlb线中的一个上的相对较小电压增大引起第一晶体管和第二晶体管中的一个从第一状态转变到第二状态(例如，“接通”状态)。如下文将描述，从第一状态转变到第二状态引起sae信号122从第一逻辑电平转变到第二逻辑电平以因此激活感测放大器116。感测放大器116将dl线和dlb线114中的一个上的相对较小电压增大检测为这些线114上的电压差以因此能够执行读取操作。

在一些实施例中，用于激活感测放大器116的mos晶体管是标准阈电压(svt)mos晶体管。如本文中所指称，svtmos晶体管是具有高于lvtmos晶体管的阈电压的标准阈电压(例如，0.3v)的mos晶体管。使用此svt晶体管需要比使用lvtmos晶体管和ulvtmos晶体管的本文中所描述的方法长的时间量来激活感测放大器116。明确地说，在使用svtmos晶体管来激活感测放大器116的实例中，svtmos晶体管需要比lvt或ulvtmos晶体管大的dl线或dlb线上的电压变化来改变状态。因此，比利用lvtmos晶体管和ulvtmos晶体管的方法延迟感测放大器116的激活。

本揭露的方法不同于常规方法。在常规方法中，延迟电路用于提供激活信号来激活感测放大器。如上文所描述，在实施例中，当在存储器装置中执行读取操作时，促使dl和dlb中的一个呈高态。归因于用于存储器装置中的相对较小存储器单元电流，通常依相对较慢方式促使dl或dlb呈高态。基于此认知，在常规方法中，延迟电路用于延迟感测放大器的激活，使得dl或dlb被允许上升到可在激活感测放大器之前由感测放大器检测的电压值。因此，例如，在常规方法中，在确证用于读取操作的选通信号(例如，位选择信号)之后，延迟电路实施达到一定时间量的延迟且接着提供激活信号来激活感测放大器。

常规方法在一些方面存在不足。例如，通常使用反相器链来实施延迟电路，且这些反相器链通常需要较大面积且具有高功率消耗。此外，例如，延迟电路的延迟时间会遭受程序、电压和温度(pvt)变动，且pvt变动会引起延迟时间过短或过长。如果延迟时间过短，那么感测放大器会被过早激活，使得其无法检测dl线和dlb线上的电压差。例如，激活感测放大器时的电压差会处于无法由感测放大器检测的低电平处。如果延迟时间过长，那么用于执行读取操作的时间量比所需时间量长，此并非为吾人所乐见。

与这些常规方法相比，根据本揭露的方法，不是利用延迟电路来激活感测放大器116。确切来说，在本文所描述的实施例中，使用晶体管(例如，lvt或ulvtmos晶体管)来激活感测放大器116。这些晶体管在各自栅极端子处接收dl线和dlb线114的电压且响应于dl线和dlb线114上的相对较小电压变化而改变状态(例如，接通、切断)，如上文所描述。当晶体管中的一个改变状态时，sae信号122从第一逻辑电平转变到第二逻辑电平以因此激活感测放大器116。

应注意，感测放大器116能够检测dl线和dlb线114上的相对较小电压差。因此，dl或dlb线上的任何电压变化(其足以触发控制电路120的mos晶体管(例如，lvtmos晶体管、ulvtmos晶体管等等)的状态变化)可由感测放大器116检测为数据线114上的电压差。据此，根据本揭露的方法，不会在过早时间激活感测放大器116。换句话说，激活感测放大器116时的dl数据线和dlb数据线114上的电压差不处于无法由感测放大器116检测的低电平处。

图2描绘根据一些实施例的图1的控制电路120的实施例。如上文参考图1所描述，控制电路120用于产生激活感测放大器116的感测放大器启用(sae)信号122。明确地说，在实施例中，响应于sae信号122的边缘(例如，下降边缘、上升边缘等等)，感测放大器116感测dl线和dlb线114上的电压差且产生指示存储于存储器阵列106的选定存储器单元中的数据的输出。因此，依此方式激活感测放大器116实现执行读取操作。

图2的控制电路120包含串联连接于第一电压电位vdd与节点202之间的第一金属氧化物半导体(mos)晶体管m0和第二mos晶体管m1。如图中所展示，第一mos晶体管m0的栅极端子耦合到差分数据线114的dlb数据线，且第二mos晶体管m1的栅极端子耦合到dl数据线。如上文参考图1所描述，dl数据线和dlb数据线114耦合到感测放大器(例如，图1的感测放大器116)的输入端。在图2的实例中，晶体管m0、m1属于同一类型，即，p型金属氧化物半导体(pmos)。

图2的控制电路120进一步包含连接于节点202与第二电压电位vss(例如，接地参考电压)之间的第三mos晶体管m2。第三mos晶体管m2具有耦合到dl数据线的栅极端子。第四mos晶体管m3连接于节点202与第二电压电位vss之间以与第三mos晶体管m2成并联布置，如图中所展示。在图2的实例中，晶体管m2、m3属于同一类型，即，n型金属氧化物半导体(nmos)。晶体管m2、m3的类型(即，图2的实例中的nmos)不同于晶体管m0、m1的类型(即，图2的实例中的pmos)。

第三mos晶体管m2和第四mos晶体管m3各具有小于第一mos晶体管m0和第二mos晶体管m1的阈电压的阈电压。因此，在实施例中，第三mos晶体管m2和第四mos晶体管m3是lvt或ulvtmos晶体管，且第一mos晶体管m0和第二mos晶体管m1是svtmos晶体管。在这些实施例中，控制电路120可指称“混合vt控制电路”，这是因为电路120使用具有相对较低阈电压的晶体管和具有高于所述相对较低阈电压的阈电压的晶体管。上文已参考图1来描述lvtmos晶体管、ulvtmos晶体管和svtmos晶体管。

应注意，本揭露的范围不受限于本文中所描述的实施例，其中第三mos晶体管m2和第四mos晶体管m3是lvt或ulvt晶体管且第一mos晶体管m0和第二mos晶体管m1是svt晶体管。例如，在实施例中，第三mos晶体管m2和第四mos晶体管m3是“极低vt”mos晶体管，且第一mos晶体管m0和第二mos晶体管m1是lvt或ulvtmos晶体管。如本文中所指称，“极低vt”mos晶体管是具有低于ulvtmos晶体管的阈电压的阈电压的mos晶体管。因此，根据本揭露的方法，第三mos晶体管m2和第四mos晶体管m3可为具有低于第一mos晶体管m0和第二mos晶体管m1的阈电压的阈电压的任何类型的mos晶体管(例如，svt、lvt、ulvt、极低vt等等)。

节点202耦合到缓冲器电路204。在实施例中，节点202具有相对较小驱动能力，因此，缓冲器电路204用于对sae信号122提供增强驱动能力。缓冲器电路204产生提供到感测放大器116且用于激活感测放大器116的sae信号122。在一些实施例中，sae信号122是基于节点202的电压，所述电压从第一逻辑电平(例如，高逻辑电平)转变到第二逻辑电平(例如，低逻辑电平)以激活感测放大器116。当感测放大器116由sae信号122激活时，感测放大器116感测dl线和dlb线114上的电压差且基于所述电压差而产生输出。

参考图3来描述使用控制电路120来执行存储器装置中的读取操作。此图描绘根据一些实施例的实例性信号时序图。信号时序图的x轴表示时间(例如，以秒为单位)，且由时序图表示的信号包含选通信号302(例如，位选择信号)、感测放大器启用(sae)信号122和dl数据线和dlb数据线上的电压信号304。

在图3的实施例中，在执行读取操作之前，将dl线和dlb线的电压电平设定(例如，放电)到低逻辑电平参考电压。因此，如图中所见，在时间t0之前，dl线和dlb线具有低逻辑电平参考电压。参考图2，当dl线和dlb线具有低逻辑电平参考电压时，晶体管m0、m1处于“接通”状态中(例如，能够传导电流)，且晶体管m2、m3处于“切断”状态中(例如，不能传导电流)。

第一晶体管m0和第二晶体管m1不同于第三晶体管m2和第四晶体管m3的行为是由不同晶体管类型用于各自晶体管对所致。明确地说，在图2的实施例中，晶体管m0、m1是pmos晶体管，使得dl线和dlb线的低逻辑电平参考电压引起这些晶体管在读取操作之前处于“接通”状态中。相反地，晶体管m2、m3为nmos晶体管，使得dl线和dlb线的低逻辑电平参考电压引起这些晶体管在读取操作之前处于“切断”状态中。

当晶体管m0、m1、m2、m3处于上文所描述的状态中(即，接通m0、m1，且切断m2、m3)时，节点202在读取操作之前具有高逻辑电平电压。此可见于图3的信号时序图中。如上文所描述，sae信号122是基于节点202的电压。据此，如图3中所见，在时间t0之前，sae信号122具有与此时段期间的节点202的高逻辑电平电压一致的高逻辑电平电压。

在时间t0处，确证选通信号302，因此，将dl线耦合到bl线且将dlb线耦合到blb线。由于此耦合，促使dl和dlb中的一个呈高态，而dl和dlb的另一个保持于低逻辑电平参考电压处。此可见于图3中，图3描绘在时间t0处开始上升的dl线和dlb线中的一个的电压电平和且保持低态的dl线和dlb线的另一个的电压电平。

再次参考图2，由于dl线和dlb线中的一个的电压电平增大，所以m2和m3中的一个从“切断”状态改变到“接通”状态(即，接通)。更确切地说，当dl或dlb线上的电压增大达到m2或m3的阈电压时，此引起m2和m3中的一个接通。如上文所描述，在实施例中，晶体管m2、m3是具有相对较低阈电压的lvt或ulvt晶体管，据此，dl线和dlb线中的一个上的相对较小电压增大引起m2和m3中的一个接通。

当m2和m3中的一个响应于dl或dlb线上的电压电平增大而接通时，此对流动通过m0和m1的电流提供接地路径，使得节点202处的电压被拉低，即，从高逻辑电平电压到低逻辑电平电压。此可见于图3的信号时序图中。如上文所描述，sae信号122是基于节点202的电压。据此，如图3中所见，sae信号122在时间tl处从高逻辑电平电压转变到低逻辑电平电压。时间tl处的sae信号122的此转变(即，边缘)激活感测放大器116且引起感测放大器感测dl线和dlb线上的电压差。

应注意，在实例中，响应于dl线和dlb线中的一个上的相对较小电压增大而激活感测放大器116。在实施例中，透过使用lvt或ulvtmos晶体管m2、m3而实现基于相对较小电压增大而激活感测放大器116。因为这些晶体管具有相对较低阈电压，所以dl线和dlb线中的一个上的相对较小电压增大引起这些晶体管中的一个接通，其将节点202拉低且因此提高sae信号122上的下降边缘来激活感测放大器116。据此，透过使用lvt或ulvt晶体管而减少执行读取操作所需的时间量。

应注意，感测放大器116能够检测dl线和dlb线114上的相对较小电压差。因此，dl或dlb线上的任何电压变化(其足以接通m2和m3中的一个)可由感测放大器116检测为数据线114上的电压差。据此，根据本揭露的方法，不会在过早时间激活感测放大器116。换句话说，激活感测放大器116时的dl数据线和dlb数据线114上的电压差不处于无法由感测放大器116检测的低电平处。

在一些实施例中，使用svt晶体管来实施晶体管m2、m3。然而，使用这些svt晶体管需要比使用lvtmos晶体管和ulvtmos晶体管的本文中所描述的方法长的时间量来激活感测放大器116。明确地说，在使用svtmos晶体管来实施mos晶体管m2、m3的实例中，晶体管m2或m3需要dl或dlb线上的较大电压变化来改变状态。因此，比利用lvt或ulvtmos晶体管的方法延迟感测放大器116的激活。

如上文所描述，在时间t0处，促使dl和dlb中的一个呈高态。再次参考图2，由于dl线和dlb线中的一个的电压电平增大，所以m0和m1中的一个从“接通”状态改变到“切断”状态(即，切断)。更明确地说，当dl或dlb线上的电压增大达到m0或m1的阈电压时，此引起m0和m1中的一个切断。如上文所描述，在实施例中，晶体管m0、m1具有高于晶体管m2、m3的阈电压的阈电压。据此，切断晶体管m0、m1中的一个发生于接通晶体管m2、m3中的一个之后。切断晶体管m0、m1中的一个产生控制电路120的上分支(即，形成于第一电压电位vdd与节点202之间的上分支)中的开路，且因此终止电路中的所有电流流动。如上文所描述，当接通m2和m3中的一个时，节点202处的电压被拉低。因此，发生于切断m0和m1中的一个时的电流流动的后续终止确保节点202保持低态。

在时间t2处，解除确证选通信号302，其将dl线和dlb线的电压电平复位(例如，放电)到低逻辑电平参考电压。当dl和dlb具有低逻辑电平参考电压时，此引起sae信号122具有高逻辑电平电压，如上文所描述。随后在时间t3处确证选通信号302实现执行类似于上文所描述的第一读取操作的第二读取操作。

应注意，图2中所描绘的实例性控制电路120仅利用四个晶体管。四个晶体管需要相对较小面积，实现相对较简单电路选路，且消耗相对较低功率量。此外，控制电路120仅消耗动态功率(例如，仅在sae信号122具有上升或下降边缘时消耗功率)且不消耗静态功率。

图4是描绘根据一些实施例的用于产生感测放大器的控制信号的实例性实例的流程图。为便于理解，参考上文的图1和图2来描述图4。然而，图4的程序也可应用于其它硬件布置。在402中，将存储器电路102的一对差分数据线dl、dlb中的第一数据线(例如，dl)的电压提供到第一金属氧化物半导体(mos)晶体管(例如，m2)的栅极端子。在404中，将所述一对差分数据线中的第二数据线(例如，dlb)的电压提供到第二mos晶体管(例如，m3)的栅极端子。在406中，响应于所述第一数据线的所述电压的变化或所述第二数据线的所述电压的变化而接通所述第一mos晶体管和所述第二mos晶体管中的一个。在408中，基于所述第一mos晶体管和所述第二mos晶体管的所述者接通而将控制信号122提供到感测放大器116。应注意，在实施例中，同时且未必依序执行图4的步骤402到408的部分，且在实施例中，步骤402到408的顺序不同于图中所描绘的顺序。

本揭露是针对用于控制存储器装置的感测放大器的系统和方法。用于感测放大器的实例性控制电路包含串联连接于第一电压电位与节点之间的第一类型的第一金属氧化物半导体(mos)晶体管和第二mos晶体管。所述第一mos晶体管的栅极端子耦合到存储器电路的一对差分数据线中的第一数据线。所述第二mos晶体管的栅极端子耦合到所述一对差分数据线中的第二数据线。所述控制电路也包含连接于所述节点与第二电压电位之间的第二类型的第三mos晶体管。所述第三mos晶体管具有耦合到所述第一数据线的栅极端子。所述控制电路进一步包含连接于所述节点与所述第二电压电位之间以与所述第三mos晶体管成并联布置的所述第二类型的第四mos晶体管。所述第四mos晶体管具有耦合到所述第二数据线的栅极端子。提供到感测放大器的控制信号是基于所述节点的电压。

用于感测放大器的另一实例性控制电路包含第一金属氧化物半导体(mos)晶体管，其包含耦合到存储器电路的一对差分数据线中的第一数据线的栅极端子。所述控制电路也包含第二mos晶体管，其包含耦合到所述一对差分数据线中的第二数据线的栅极端子。所述控制电路进一步包含耦合到所述第一mos晶体管和所述第二mos晶体管的节点。所述第一mos晶体管和所述第二mos晶体管中的一个从第一状态转变到第二状态引起所述节点处的电压变化。所述电压变化包括提供到感测放大器的控制信号。

在用于控制存储器装置的感测放大器的实例性方法中，将存储器电路的一对差分数据线中的第一数据线的电压提供到第一金属氧化物半导体(mos)晶体管的栅极端子。将所述一对差分数据线中的第二数据线的电压提供到第二mos晶体管的栅极端子。响应于所述第一数据线的所述电压的变化或所述第二数据线的所述电压的变化而接通所述第一mos晶体管和所述第二mos晶体管中的一个。基于所述第一mos晶体管和所述第二mos晶体管的所述者接通而将控制信号提供到感测放大器。

上文已概述若干实施例的特征，使得所属领域的技术人员可优选理解本揭露的方面。所属领域的技术人员应了解，其可容易地使用本揭露作为用于设计或修改用于实施相同目的和/或达成本文所引入实施例的相同优点的其它程序和结构的基础。所属领域的技术人员也应认识到，这些等效构建不应背离本揭露的精神和范围，且其可在不背离本揭露的精神和范围的情况下对本文作出各种改变、替代和改动。

符号说明

102存储器装置/存储器电路

106存储器阵列

107字线

108位线

110列解码器

112多路复用器

114差分数据线

116感测放大器

120控制电路

122感测放大器启用(sae)信号

202节点

204缓冲器电路

302选通信号

304电压信号

402步骤

404步骤

406步骤

408步骤

dl数据线

dlb反相数据线

m0第一金属氧化物半导体(mos)晶体管

m1第二金属氧化物半导体(mos)晶体管

m2第三金属氧化物半导体(mos)晶体管

m3第四金属氧化物半导体(mos)晶体管

vdd第一电压电位

vss第二电压电位