本申请要求2017年2月6日提交的韩国申请号10-2017-0016451的优先权，其全部内容通过引用合并于此。
本公开的各个实施例总体上涉及存储系统及其操作方法，更具体地，涉及具有延长产品寿命的存储系统及操作存储系统的方法。
背景技术：
诸如铁电随机存取存储(fram)器件、磁性ram(mram)器件、相变ram(pram)器件等的非易失性存储(nvm)器件作为下一代存储器件是非常有吸引力的。这是因为fram器件、mram器件、pram器件等可以呈现出低功耗特性，并且可以用非易失性存储器特性以字节为单位来访问它们的存储单元。虽然nand型快闪存储器件被广泛地用作非易失性存储器件，但是nand型快闪存储器件可能具有的一些缺点是以页为单位实现读取操作和写入操作，并且以块为单位执行擦除操作。因此，能够以字节为单位执行读取操作和写入操作的非易失性存储器件的需求日益增加。但是，与易失性存储器件相比，非易失性存储器件可能普遍呈现出差的写入耐久性(该写入耐久性与数据可以在没有错误的情况下重复写入同一存储单元中的最大次数相对应)。因此，本领域公知的是，非易失性存储器件的产品寿命比易失性存储器件的产品寿命相对更短。例如，虽然对应于典型易失性存储器件的动态随机存取存储(dram)器件呈现出大约1015的写入耐久性，但是pram器件一般呈现出大约108的写入耐久性，并且rram器件一般呈现出大约105的写入耐久性。因此，损耗均衡技术或数据反相技术已经应用在非易失性存储器件上，以提高写入耐久性。
同时，在诸如pram器件或rram器件的非易失性存储器件的情况下，用于感测数据“0”与数据“1”之间的差值的读取裕度可能由于其单元的性质而相对狭窄。因此，即使在非易失性存储器件中采用单电平单元(slc)结构，与nand型快闪存储器件相比，诸如pram器件或rram器件的非易失性存储器件也可能呈现出相对高的错误率。因此，可能需要在包括pram器件或mram器件的非易失性存储器件中采用ecc方案。如果将原始数据写入使用ecc方案的非易失性存储器件中，则除了原始数据之外的奇偶校验位也可以写入非易失性存储器件中，以进行纠错。如果原始数据的盖写(overwrite)率小于50％，则奇偶校验位的盖写率可能比原始数据的盖写率相对更高。在这种情况下，非易失性存储器件的寿命可能减少。
技术实现要素：
各种实施例针对具有延长产品寿命的存储系统及操作存储系统的方法。
根据实施例，一种存储系统包括第一存储器件、第二存储器件和控制器。第二存储器件具有比第一存储器件的写入耐久性更高的写入耐久性。控制器对从主机输出的原始数据执行纠错过程，以产生包括原始数据和奇偶校验数据的码字。控制器将码字分离成原始数据和奇偶校验数据，以将分离的原始数据写入第一存储器件中，并将分离的奇偶校验数据写入第二存储器件中。
根据另一实施例，一种存储系统包括第一存储器件、第二存储器件和控制器。第二存储器件具有比第一存储器件的写入耐久性更高的写入耐久性。控制器执行从主机输出的原始数据的纠错过程和数据反相过程，以产生包括原始数据和元数据的二进制数据流。控制器将二进制数据流分离成原始数据和元数据，以将分离的原始数据写入第一存储器件中，并将分离的元数据写入第二存储器件中。
根据另一实施例，提供一种操作存储系统的方法。该方法包括执行从主机输出的原始数据的纠错过程，以产生包括原始数据和添加到原始数据上的奇偶校验数据的码字。将码字分离成原始数据和奇偶校验数据。将分离的原始数据写入第一存储器件中，并将分离的奇偶校验数据写入第二存储器件中，该第二存储器件具有比第一存储器件的写入耐久性更高的写入耐久性。
根据另一实施例，提供一种操作存储系统的方法。该方法包括执行从主机输出的原始数据的纠错过程，以产生包括原始数据和添加到原始数据上的奇偶校验数据的码字；反相或不反相包括在码字中的所有比特位数据，以产生由码字和反相状态数据组成的二进制数据流，该反相状态数据具有关于码字是否为反相的数据的信息；并且将二进制数据流分离成原始数据和元数据，以将分离的原始数据写入第一存储器件中，并将分离的元数据写入第二存储器件中，第二存储器件具有比第一存储器件的写入耐久性更高的写入耐久性。元数据包括奇偶校验数据和反相状态数据。
附图说明
基于附图和所附的详细描述，本公开的各种实施例将变得更明显，在附图中：
图1是示出根据本公开实施例的存储系统的框图；
图2是示出在写入操作期间包括在图1的存储系统中的纠错部分的操作的示意图；
图3是示出在写入操作期间包括在图1的存储系统中的数据分离/合并部分的操作的示意图；
图4是示出在读取操作期间包括在图1的存储系统中的数据分离/合并部分的操作的示意图；
图5是示出在读取操作期间包括在图1的存储系统中的纠错部分的操作的示意图；
图6是示出根据本公开另一实施例的存储系统的框图；
图7是示出根据本公开又一实施例的存储系统的框图；
图8是示出根据本公开还有一实施例的存储系统的框图；
图9是示出在写入操作期间包括在图8的存储系统中的纠错部分的操作的示意图；
图10是示出在写入操作期间包括在图8的存储系统中的数据反相部分的操作的示意图；
图11是示出在写入操作期间包括在图8的存储系统中的数据分离/合并部分的操作的示意图；
图12是示出在读取操作期间包括在图8的存储系统中的数据分离/合并部分的操作的示意图；
图13是示出在读取操作期间包括在图8的存储系统中的数据反相部分的操作的示意图；
图14是示出在读取操作期间包括在图8的存储系统中的纠错部分的操作的示意图；
图15是示出根据本公开还有一实施例的存储系统的框图；以及
图16是示出根据本公开又一实施例的存储系统的框图。
具体实施方式
在以下实施例的描述中，将理解术语“第一”和“第二”旨在识别元件，而不用于仅定义元件本身或表示特定顺序。此外，当一个元件被称为是位于另一个元件“之上”、“上面”、“上方”、“下”或“下面”时，旨在表示相对位置关系，而不用于限制一个元件直接接触另一元件或至少一个中间元件存在于它们之间的某些情况。因此，本文所使用的诸如“在...之上”、“在...上面”、“在...上方”、“在...之下”、“在...下面”、“在...下方”等的术语仅是用于描述特定实施例的目的，而非意在限制本公开的范围。另外，当一个元件被称为“连接”或“耦接”到另一元件时，一个元件可以直接电连接或直接机械连接或直接耦接到另一元件，或可以通过替换另一元件在它们之间形成连接关系或耦接关系。
图1是示出根据本公开实施例的存储系统10的框图。参见图1，存储系统10可以被配置为包括第一存储器件100、第二存储器件200和控制器300。在一些实施例中，第一存储器件100可以是非易失性存储器。例如，第一存储器件100可以是pram器件、mram器件、电阻式ram(rram)器件、纳米浮栅存储(nfgm)器件或聚合物ram器件，而第二存储器件200可以是具有比第一存储器件100的写入耐久性更高的写入耐久性的另一非易失性存储器件。可选地，第一存储器件100可以是非易失性存储器件，而第二存储器件200可以是具有比第一存储器件100的写入耐久性更高的写入耐久性的易失性存储器件。在实施例中，第一存储器件100可以是pram器件、mram器件、rram器件、nfgm器件或聚合物ram器件，而第二存储器件200可以是dram器件。
控制器300可以从主机接收写入命令或读取命令，以执行将数据写入第一存储器件100的写入操作或读出储存在第一存储器件100中的数据的读取操作。控制器300可以包括用于校正数据错误的纠错部分310以及分离或合并数据以执行读取操作或写入操作的数据分离/合并部分330。纠错部分310可以被配置为包括纠错码(ecc)编码器311和ecc解码器312，该ecc编码器执行输入到ecc编码器311的数据的ecc编码操作，而ecc解码器执行输入到ecc解码器312的数据的ecc解码操作。数据分离/合并部分330可以包括将数据分离成两部分的数据分离部分331和将两个分离数据合并的数据合并部分332。
如果原始数据通过从主机输出的写入命令而被输入到控制器300，则纠错部分310的ecc编码器311可以在写入操作期间对输入到ecc编码器311的原始数据执行包括ecc编码操作的纠错过程，以产生并输出包括原始数据和奇偶校验数据的码字。从ecc编码器311输出的码字可以通过数据分离/合并部分330而被分离成原始数据和奇偶校验数据。由数据分离/合并部分330分离的原始数据和奇偶校验数据可以通过控制器300分别写入第一存储器件100和第二存储器件200中。
控制器300可以响应从主机输出的读取命令而读出储存在第一存储器件100中的原始数据和储存在第二存储器件200中的奇偶校验数据。从第一存储器100和第二存储器200传输到控制器300的原始数据和奇偶校验数据可以通过数据分离/合并部分330合并，以提供码字型数据流，并且纠错部分310的ecc解码器312可以在读取操作期间执行输入到ecc解码器312的码字型数据流的ecc解码操作，以将码字型数据流恢复并校正为原始数据。由ecc解码器312恢复并校正的原始数据可以被传输到主机。
图2和图3是示出图1所示的存储系统10的写入操作的示意图。具体地，图2是示出在写入操作期间纠错部分310的操作的示意图，其中纠错部分310可以被包括在存储系统10中。图3是示出在写入操作期间数据分离/合并部分330的操作的示意图，其中数据分离/合并部分330可以被包括在存储系统10中。首先，参见图1和图2，根据写入命令和地址信息传输到控制器300的具有“k”个比特位的原始数据(也称作“k”比特位原始数据)可以被输入到纠错部分310的ecc编码器311。ecc编码器311可以执行“k”比特位原始数据的ecc编码操作，以产生并输出具有“n”个比特位的码字(也称作“n”比特位码字)。包括在码字中的比特位数“n”可以大于包括在原始数据中的比特位数“k”。“n”比特位码字可以被配置为包括“k”比特位原始数据和“(n-k)”比特位奇偶校验数据。“(n-k)”比特位奇偶校验数据可以用于找出错误比特位的位置，并在执行随后的ecc解码操作的同时校正错误比特位。
接下来，参见图1和图3，从ecc编码器311输出的“n”比特位码字可以输入到数据分离/合并部分330的数据分离部分331。数据分离部分331可以将“n”比特位码字分离成“k”比特位原始数据和“(n-k)”比特位奇偶校验数据。如参见图1所描述的，控制器300可以将“k”比特位原始数据储存在第一存储器件100中，并可以将“(n-k)”比特位奇偶校验数据储存在第二存储器件200中。在将“k”比特位原始数据和“(n-k)”比特位奇偶校验数据分别储存在第一存储器件100和第二存储器件200中之后，控制器300可以更新控制器300中的地址映射，以在储存在第一存储器件100中的“k”比特位原始数据的地址与储存在第二存储器件200中的“(n-k)”比特位奇偶校验数据的地址之间建立链路。这是为了在随后的读取操作期间将“k”比特位原始数据和“(n-k)”比特位奇偶校验数据正确地合并。
图4和图5是示出图1所示的存储系统10的读取操作的示意图。具体地，图4是示出在读取操作期间数据分离/合并部分330的操作的示意图，其中数据分离/合并部分330可以被包括在存储系统10中。图5是示出在读取操作期间纠错部分310的操作的示意图，其中纠错部分310可以被包括在存储系统10中。首先，参见图1和图4，如果读取命令和地址信息被输入到控制器300，则控制器300可以读出储存在第一存储器件100中的原始数据，并且可以读出储存在第二存储器件200中的奇偶校验数据。从第一存储器件100读取的原始数据可以被传输到数据合并部分332，并且从第二存储器件200读取的奇偶校验数据也可以被传输到数据合并部分332。控制器300可以使用更新的地址映射来从第一存储器100和第二存储器200正确地读取原始数据和奇偶校验数据，该更新的地址映射包括组成在先前的写入操作期间产生的码字的原始数据和奇偶校验数据的链路地址。数据合并部分332可以将原始数据和奇偶校验数据合并，以产生并输出“n”比特位合并的码字。因此，从数据合并部分332输出的“n”比特位合并的码字可以包括原始数据和奇偶校验数据。
接下来，参见图1和图5，从数据合并部分332输出的“n”比特位码字可以被输入到纠错部分310的ecc解码器312。ecc解码器312可以执行“n”比特位码字的ecc解码操作，以校正“n”比特位码字的错误比特位，并可以输出已校正的码字的“k”比特位原始数据。从ecc解码器312输出的“k”比特位原始数据可以通过主机接口而被传输到主机。
在上述存储系统10中，在ecc编码操作期间添加到原始数据上的奇偶校验数据可以在ecc解码操作期间从原始数据分离以用于纠错，并且分离的奇偶校验数据可以被储存在具有比第一存储器件100的写入耐久性更高的写入耐久性的第二存储器件200中。作为示例，如果与储存在第一存储器件100中的先前原始数据的所有比特位的最多25％相对应的一些比特位被新码字的原始数据盖写，则与储存在第二存储器件200中的先前奇偶校验数据的所有比特位的至少75％相对应的一些比特位被新码字的奇偶校验数据盖写。在这种情况下，因为具有比新原始数据的盖写率高的盖写率的新奇偶校验数据被储存在具有比第一存储器件100的写入耐久性更高的写入耐久性的第二存储器件200中，所以可以抑制第一存储器件100的寿命的恶化。
图6是示出根据本公开另一实施例的存储系统20的框图。在图6中，与图1中使用的相同的附图标记表示相同的元件。因此，为了避免重复解释，下文将省略或仅简要提及与图1所示的相同的元件的描述。参见图6，与存储系统10相比，存储系统20可以被配置为还包括第三存储器件400。可以使用非易失性存储器件实现第三存储器件400。第三存储器件400可以用作储存在第二存储器件200中的奇偶校验数据的备份储存器件。如果第二存储器件200是易失性存储器件，则当第二存储器件的电源中断时，储存在第二存储器件200中的所有奇偶校验数据可能丢失。在数据服务器系统中采用了存储系统20的情况下，电源可以几乎总是应用到数据服务器系统。但是，有时数据服务器系统的电源可能会中断。在这种情况下，在储存在第二存储器件200中的奇偶校验数据丢失之前，控制器300可以将储存在第二存储器件200中的所有奇偶校验数据写入第三存储器件400中。因为第三存储器件400是非易失性存储器件，所以即使第三存储器件的电源中断，写入到第三存储器件400中的奇偶校验数据也可以保留。如果电源再次应用到存储系统20，则控制器300可以将储存在第三存储器件400中的奇偶校验数据重新写入到第二存储器件200中。
图7是示出根据本公开又一实施例的存储系统30的框图。在图7中，与图1中使用的相同的附图标记表示相同的元件。因此，为了避免重复解释，下文将省略或仅简要提及与图1所示的相同的元件的描述。参见图7，在存储系统30中，第一存储器件100的整个部分可以被分离成数据储存区110和备份区120。原始数据可以被储存在数据储存区110中。如果应用到存储系统30的电源中断，则储存在第二存储器件200中的奇偶校验数据可以被写入第一存储器件100的备份区120中。如果电源再次应用到存储系统30，则储存在备份区120中的奇偶校验数据可以被重新写入第二存储器件200中。
图8是示出根据本公开还有一实施例的存储系统40的框图。参见图8，存储系统40可以被配置为包括第一存储器件500、第二存储器件600和控制器700。在一些实施例中，第一存储器件500可以是非易失性存储器。例如，第一存储器件500可以是pram器件、mram器件、rram器件、nfgm器件或聚合物ram器件，并且第二存储器件600可以是具有比第一存储器件500的写入耐久性更高的写入耐久性的另一非易失性存储器件。可选地，第一存储器件500可以是非易失性存储器件，并且第二存储器件600可以是具有比第一存储器件100的写入耐久性更高的写入耐久性的易失性存储器件。在实施例中，第一存储器件500可以是pram器件、mram器件、rram器件、nfgm器件或聚合物ram器件，并且第二存储器件600可以是dram器件。
控制器700可以从主机接收写入命令或读取命令，以执行将数据写入第一存储器件500的写入操作或读出储存在第一存储器件500中的数据的读取操作。控制器700可以包括用于校正数据错误的纠错部分710、将数据反相的数据反相部分720以及用于分离或合并数据以执行读取操作或写入操作的数据分离/合并部分730。
纠错部分710可以被配置为包括ecc编码器711和ecc解码器712，该ecc编码器执行输入到ecc编码器711的数据的ecc编码操作，而ecc解码器执行输入到ecc解码器712的数据的ecc解码操作。数据反相部分720可以包括数据反相电路721，该数据反相电路在某些条件下将输入到数据反相部分720的数据反相，并输出已反相的数据。数据分离/合并部分730可以包括将数据分离成两部分的数据分离部分731和将两个分离数据合并的数据合并部分732。
如果通过从主机输出的写入命令将原始数据输入到控制器700，则纠错部分710的ecc编码器711可以执行包括原始数据的ecc编码操作的纠错过程，并且数据反相部分720可以执行数据反相过程，该数据反相过程包括将要被编码的原始数据盖写的比特位数与不被编码的原始数据盖写的比特位数进行比较。根据数据反相部分720的比较结果，数据反相部分720可以将包括在输入数据中的所有比特位的数据反相，以输出反相的数据，或可以在不将包括在输入数据中的任何比特位的数据反相的情况下输出输入数据。在执行ecc编码操作和数据反相操作之后，元数据可以被添加到原始数据中。元数据可以包括由ecc编码操作产生的奇偶校验数据和由数据反相操作产生的反相状态数据。从数据反相部分720输出的二进制数据流可以通过数据分离/合并部分730分离成原始数据和元数据。控制器700可以将分离的原始数据写入第一存储器件500中，并且可以将分离的元数据写入第二存储器件600中。
控制器700可以根据从主机输出的读取命令来读出储存在第一存储器件500的原始数据和储存在第二存储器件600中的元数据。输入到控制器700中的原始数据和元数据可以通过数据分离/合并部分730合并，以产生合并的二进制数据流。合并的二进制数据流可以通过数据反相部分720和数据校正部分710恢复，以提供恢复的原始数据，并且恢复的原始数据可以被传输到主机。
图9、图10和图11是示出图8所示的存储系统40的写入操作的示意图。具体地，图9是示出在写入操作期间包括在存储系统40中的纠错部分710的操作的示意图，图10是示出在写入操作期间包括在存储系统40中的数据反相部分720的操作的示意图，以及图11是示出在写入操作期间包括在存储系统40中的数据分离/合并部分730的操作的示意图。首先，参见图8和图9，根据写入命令传输到控制器700的具有“k”个比特位的原始数据(也称作“k”比特位原始数据)和地址信息可以被输入到纠错部分710的ecc编码器711。ecc编码器711可以执行“k”比特位原始数据的ecc编码操作，以产生并输出具有“n”个比特位的码字(也称作“n”比特位码字)。包括在码字中的比特位数“n”可以大于包括在原始数据中的比特位数“k”。“n”比特位码字可以被配置为包括“k”比特位原始数据和“(n-k)”比特位奇偶校验数据。“(n-k)”比特位奇偶校验数据可以用于找出错误比特位的位置，并在执行随后的ecc解码操作的同时校正错误比特位。
接下来，参见图8和图10，从ecc编码器711输出的“n”比特位码字可以被输入到数据反相部分720。在控制器700的数据反相电路721的一个示例中，控制器700可以将“n”比特位码字的“k”比特位原始数据与储存在与“k”比特位原始数据地址相对应的第一存储器件500的区域中的先前数据进行比较。如果要被“k”比特位原始数据盖写的先前数据的比特位数大于不被“k”比特位原始数据盖写的先前数据的比特位数，则数据反相控制信号可以被输入到数据反相部分720的数据反相电路721中。在这种情况下，数据反相电路721可以响应数据反相控制信号，将包括在码字中的所有比特位数据反相，并且可以输出码字的反相数据。相反，如果要被“k”比特位原始数据盖写的先前数据的比特位数小于不被“k”比特位原始数据盖写的先前数据的比特位数，则数据不反相控制信号可以被输入到数据反相部分720的数据反相电路721中。在这种情况下，数据反相电路721可以响应数据不反相控制信号而在不反相码字的情况下输出码字。
当数据反相电路721输出反相的“n”比特位码字或输出不反相的“n”比特位码字时，“m”比特位反相状态数据可以被添加到反相的“n”比特位码字或不反相的“n”比特位码字中。如果包括在反相状态数据中的比特位数“m”是1并且数据反相电路721输出反相的“n”比特位码字，则反相状态数据可以具有单数据比特位“1”。相反，如果包括在反相状态数据中的比特位数“m”是1并且数据反相电路721输出不反相的“n”比特位码字，则反相状态数据可以具有单数据比特位“0”。根据实施例，包括在反相状态数据中的比特位数“m”可以是2或更大。例如，如果码字被分离成两部分并且数据反相方案被独立应用到码字的每一部分，则包括在反相状态数据中的比特位数“m”可以是2。从数据反相部分720的数据反相电路721输出的二进制数据流可以被配置为包括“k”比特位原始数据和添加到“k”比特位原始数据中的“(n+m-k)”比特位元数据。“(n+m-k)”比特位元数据可以包括“(n-k)”比特位奇偶校验数据和“m”比特位反相状态数据。
接下来，参见图8和图11，从数据反相部分720输出的“(n+m)”比特位二进制数据流可以被输入到数据分离/合并部分730的数据分离部分731。数据分离部分731可以将“(n+m)”比特位二进制数据流分离成“k”比特位原始数据和“(n+m-k)”比特位元数据，并且可以输出彼此分离的“k”比特位原始数据和“(n+m-k)”比特位元数据。如上所述，“(n+m-k)”比特位元数据可以包括“(n-k)”比特位奇偶校验数据和“m”比特位反相状态数据。如参见图8所描述的，控制器700可以将“k”比特位原始数据储存在第一存储器件500中，而可以将“(n+m-k)”比特位元数据储存在第二存储器件600中。在将“k”比特位原始数据和“(n+m-k)”比特位元数据被分别储存在第一存储器件500和第二存储器件600中之后，控制器700可以更新控制器700中的地址映射，以在储存在第一存储器件500中的“k”比特位原始数据的地址与储存在第二存储器件600中的“(n+m-k)”比特位元数据的地址之间建立链路。这是为了在随后的读取操作期间将“k”比特位原始数据和“(n+m-k)”比特位元数据正确地合并。
图12、图13和图14是示出图8所示的存储系统40的读取操作的示意图。具体地，图12是示出在读取操作期间包括在存储系统40中的数据分离/合并部分730的操作的示意图，图13是示出在读取操作期间包括在存储系统40中的数据反相部分720的操作的示意图，以及图14是示出在读取操作期间包括在存储系统40中的纠错部分710的操作的示意图。首先，参见图8和图12，如果读取命令和地址信息被输入到控制器700，则控制器700可以读出储存在第一存储器件500中的原始数据，并且可以读出储存在第二存储器件600中的元数据。从第一存储器件500读取的原始数据可以被传输到数据合并部分732，并且从第二存储器件600读取的元数据也可以被传输到数据合并部分732。控制器700可以使用更新的地址映射来从第一存储器500和第二存储器600正确地读取原始数据和元数据，该更新的地址映射包括组成在先前的写入操作期间产生的二进制数据流的原始数据和元数据的链路地址。数据合并部分732可以将原始数据和元数据合并，以产生并输出“(n+m)”比特位二进制数据流。因此，从数据合并部分732输出的“(n+m)”比特位二进制数据流可以包括原始数据、奇偶校验数据和反相状态数据的全部。
接下来，参见图8和图13，从数据合并部分732输出的“(n+m)”比特位二进制数据流可以被输入到数据反相部分720的数据反相电路721。控制器700可以根据二进制数据流的“m”比特位反相状态数据而确定原始数据还是奇偶校验数据为反相数据，并且可以产生适当的控制信号，并将适当的控制信号供给到数据反相电路721。如果“n”比特位码字对应于在先前写入操作期间反相的数据，则数据反相电路721可以响应控制信号而将“(n+m)”比特位二进制数据流的所有比特位数据反相，并且可以输出无反相状态数据的“n”比特位码字的反相数据。相反，如果“n”比特位码字对应在先前写入操作期间不反相的数据，则数据反相电路721可以输出不反相的“n”比特位码字。
接下来，参见图8和图14，从数据反相电路721输出的“n”比特位码字可以被输入到纠错部分710的ecc解码器712。ecc解码器712可以执行“n”比特位码字的ecc解码操作，以校正“n”比特位码字的错误比特位，并且可以输出校正的码字的“k”比特位原始数据。从ecc解码器712输出的“k”比特位原始数据可以通过主机接口而被传输到主机。
图15是示出根据本公开又一实施例的存储系统50的框图。在图15中，与图8中使用的相同的附图标记表示相同的元件。因此，为了避免重复解释，下文将省略或仅简要提及与图8所示的相同的元件的描述。参见图15，与图8的存储系统40相比，存储系统20可以被配置为还包括第三存储器件400。可以使用非易失性存储器件实现第三存储器件800。第三存储器件800可以用作储存在第二存储器件600中的奇偶校验数据的备份储存器件。如果第二存储器件600是易失性存储器件，则当第二存储器件的电源中断时，储存在第二存储器件600中的所有奇偶校验数据可能丢失。在数据服务器系统中采用了存储系统50的情况下，电源可以几乎总是应用到数据服务器系统。但是，有时数据服务器系统的电源可能会中断。在这种情况下，在储存在第二存储器件600中的奇偶校验数据丢失之前，控制器700可以将储存在第二存储器件200中的所有奇偶校验数据写入第三存储器件800中。因为第三存储器件800是非易失性存储器件，所以即使第三存储器件的电源中断，写入到第三存储器件800中的奇偶校验数据也可以保留。如果电源再次应用到存储系统50，则控制器700可以将储存在第三存储器件800中的奇偶校验数据重新写入到第二存储器件600中。
图16是示出根据本公开又一实施例的存储系统60的框图。在图16中，与图8中使用的相同的参考符号表示相同的元件。因此，为了避免重复解释，下文将省略或仅简要提及与图8所示的相同的元件的描述。参见图16，在存储系统60中，第一存储器件500的整个部分可以被分离成数据储存区510和备份区520。原始数据可以被储存在数据储存区510中。如果应用到存储系统60的电源中断，则储存在第二存储器件600中的元数据可以写入第一存储器件500的备份区520中。如果电源再次应用到存储系统60，则储存在备份区520中的元数据可以被重新写入第二存储器件600中。
以上为了说明目的已经公开了本公开的实施例。本领域技术人员将理解，在不脱离如在所附权利要求中公开的本公开的范围和精神的情况下，各种修改、增加和替换都是可以的。