用于存储器的改进的定时电路的制作方法

本申请要求于2016年7月8日提交的题为“timingcircuitformemories”的美国专利申请no.15/206,018的权益，该申请通过引用明确地整体并入本文。

本公开涉及具有存储器的装置，具体涉及具有并入改进的跟踪电路的存储器的电子装置和集成电路(ic)。

背景技术：

存储器是无线通信设备的重要组件。近年来，无线通信技术和设备(例如，蜂窝电话、平板计算机、笔记本计算机等)越来越受欢迎和越来越多被使用。这些电子装置的复杂性日益增加，并且现在通常并入多个处理器(例如，基带处理器和/或应用处理器)以及允许用户运行复杂且功率密集的软件应用(例如，音乐播放器、web浏览器、视频流应用等)的其他ic。随着性能需求的增加，用于无线通信应用的ic可以并入多个处理器和存储器。存储器可以具有不同的存储器阵列大小和不同尺寸或配置的存储器阵列。

一个设计挑战是降低设计不同阵列大小的存储器的复杂性。例如，存储器的存储器阵列可以由存储器编译器生成。然而，可能不容易生成操作不同存储器阵列大小的存储器的定时电路。一个问题是定时电路平衡不同存储器阵列大小的存储器的性能和可靠性。

技术实现要素：

公开了一种存储器的各方面。在一个实现中，该存储器包括多个存储器单元、耦合到多个存储器单元的字线、耦合到多个存储器单元中的一个存储器单元的感测放大器、以及被配置为启用感测放大器的定时电路。定时电路包括延迟级和虚设字线。虚设字线被配置为模仿(emulate)字线的至少一部分。

公开了一种用于操作存储器的方法的各方面。在一个实现中，该方法包括断言耦合到多个存储器单元的字线并且启用耦合到多个存储器单元中的一个存储器单元的感测放大器。启用感测放大器基于使信号流过延迟级和虚设字线。虚设字线被配置为模仿字线的至少一部分。

公开了一种装置的方面。在一个实现中，该装置包括第一存储器，该第一存储器具有第一数目的存储器单元和耦合到第一数目的存储器单元的第一字线。第二存储器包括第二数目的存储器单元和耦合到第二数目的存储器单元的第二字线。第一存储器和第二存储器中的每一个包括用于启用存储器操作的定时电路。定时电路包括被配置为与第三数目的存储器单元的负载相对应的延迟级。第三数目的存储器单元与第一数目的存储器单元不同。

公开了一种用于操作第一存储器和第二存储器的方法的各方面。在一个实现中，该方法包括：断言在第一存储器中的耦合到第一数目的存储器单元的第一字线，经由第一延迟级来启用第一存储器的存储器操作，断言在第二存储器中的耦合到第二数目的存储器单元的第二字线，以及经由第二延迟级来启用第二存储器的存储器操作。第一延迟级和第二延迟级被配置为与第三数目的存储器单元的负载相对应。第三数目的存储器单元与第一数目的存储器单元不同。

应当理解，从以下详细描述中本领域技术人员将容易明白装置和方法的其他方面，其中通过图示的方式示出和描述了装置和方法的各个方面。如将认识到的，这些方面可以以其他和不同的形式来实现，并且这些方面的细节能够在各种其他方面进行修改。因此，附图和详细描述在本质上被认为是说明性的而不是限制性的。

附图说明

图1是并入不同存储器阵列尺寸的存储器的ic的一个示例性实施例的示图。

图2是用于sram的存储器单元的一个示例性实施例的电路图。

图3是图2的存储器的一个示例性实施例的功能框图。

图4是位线上的差分电压和基于此而启用的感测放大器的波形图。

图5是操作以启用感测放大器的定时电路的一个示例性实施例的示图。

图6是包括预译码器的行译码器的一个示例性实施例的逻辑图。

图7是断言saen信号以启用图3的感测放大器的定时电路的波形图。

图8是操作以启用感测放大器的定时电路的一个示例性实施例的示图。

图9是定时电路中的延迟级的一个示例性实施例的示图。

图10是操作以启用感测放大器的定时电路的一个示例性实施例的示图。

图11是用于操作图8的存储器的方法的流程图。

图12是用于操作图1和图8的存储器的方法的流程图。

具体实施方式

以下结合附图阐述的具体实施方式旨在作为各种配置的描述，而非旨在表示可以实践本文中描述的概念的仅有配置。具体实施方式包括用于提供对各种概念的透彻理解的具体细节。然而，对于本领域技术人员很清楚的是，这些概念可以在没有这些具体细节的情况下实践。在一些实例中，众所周知的结构和组件以框图形式示出，以避免模糊这些概念。术语“示例性”在本文中用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何设计不必被解释为比其他设计优选或有利。

现在将参考各种装置和方法呈现本公开的若干方面。这些装置和方法将在以下详细描述中描述，并且通过各种框、模块、组件、电路、步骤、过程、算法等(统称为“元件”)在附图中示出。这些元件可以使用电子硬件、计算机软件或其任何组合来实现。这样的元件实现为硬件还是软件取决于特定应用和强加于整个系统的设计约束。贯穿本公开内容呈现的各种装置和方法可以以各种形式的硬件实现。作为示例，单独或以组合的任何装置或方法可以实现为集成电路，或者实现为集成电路的一部分。集成电路可以是最终产品，诸如微处理器、数字信号处理器(dsp)、专用集成电路(asic)、可编程逻辑或任何其他合适的集成电路。备选地，集成电路可以与其他芯片、分立电路元件和/或其他组件集成，作为中间产品(诸如母板)或最终产品的一部分。

本文中公开的方法包括用于实现所描述的方法的一个或多个操作或动作。在不脱离权利要求的范围的情况下，方法操作和/或动作可以彼此互换。换言之，除非指定了特定的操作或动作顺序，否则可以在不脱离权利要求的范围的情况下修改特定操作和/或动作的顺序和/或使用。

词语“示例性”在本文中用于表示用作示例、实例或说明。本文中描述为“示例性”的任何实施例不必被解释为比其他实施例优选或有利。同样地，装置或方法的术语“实施例”不要求本发明的所有实施例包括所描述的组件、结构、特征、功能、过程、优点、益处或操作模式。

术语“连接”、“耦合”或其任何变体是指两个或更多个元件之间的直接或间接的任何连接或耦合，并且可以涵盖“连接”或“耦合”在一起的两个元件之间的一个或多个中间元件的存在。元件之间的耦合或连接可以是物理的、逻辑的或其组合。如本文中使用的，通过使用一个或多个电线、线缆和/或印刷电连接，以及通过使用诸如波长在射频区域、微波区域和光学(可见和不可见两者)区域的电磁能(作为几个非限制性和非穷举性的示例)的电磁能，可以认为两个元件“连接”或“耦合”在一起。

本文中使用诸如“第一”、“第二”等标示对元件的任何引用一般不限制元件的数目或顺序。相反，这种标示在本文中用作区分两个或更多个元素或元素的两个或更多个实例的便利方法。因此，对第一和第二元素的引用并不意味着可以仅使用两个元素，或者第一元素必须在第二元素之前。

如本文中使用的，除非上下文另有明确指示，否则单数形式“一”、“一个”和“该”旨在也包括复数形式。将进一步理解，术语“包括”、“包含”、“含有”和/或“具有”当在本文中使用时指定所述特征、整体、步骤、操作、元素和/或组件的存在，但是不排除一个或多个其他特征、整体、步骤、操作、元素、组件和/或其组的存在或添加。如本领域普通技术人员所理解的，术语“近似”和/或“近似地”旨在指示足以达到预期目的的程度。

用于改进的定时电路的传感器的装置和方法的各个方面在并入用于无线通信的ic内的静态随机存取存储器(sram)的上下文中提供。然而，如本领域技术人员将容易理解的，本公开的各方面和应用可以不限于此。例如，本公开可以容易地应用于其他类型的存储器和应用。因此，对所呈现的装置或方法的特定应用的所有引用仅旨在说明装置或方法的示例性方面，而应当理解，这样的方面可以具有广泛的应用差异。

图1是并入不同存储器阵列尺寸的存储器的ic的一个示例性实施例的示图。ic102可以在一个或多个分立衬底上，并且可以包括用于无线通信的一个处理器或多个处理器。例如，ic102可以并入用于蜂窝电话的集成应用和基带处理器。ic102包括各种电路块或核，诸如图形处理器单元(gpu)、数字信号处理器(dsp)、用于无线数据通信的调制解调器、中央处理单元(cpu)和无线局域网(wlan)电路块。电路块可以是例如电路的集合。

ic102还并入各种存储器，包括存储器124-1和124-2。ic102中的存储器可以用于存储程序指令和数据。存储器124-1和124-2可以包括被布置为存储器单元的行和列的存储器单元的存储器阵列。存储器124-1和124-2可以具有不同的存储器阵列尺寸或配置(例如，存储器单元的行和列)。例如，存储器124-1可以具有c1列和r1行的存储器阵列，并且存储器124-2可以具有c2列和r2行的存储器阵列。在一个实现中，c2大于c1，并且r1大于r2。结果，存储器124-1中的字线(各自耦合到c1列)可以比存储器124-2中的字线(各自耦合到c2列)短，并且存储器124-1中的列(各自耦合到r1行)可以比存储器124-2中的列(各自耦合到r2行)长。

如下所述，存储器阵列的配置的差异可能导致存储器124-1和124-2的不同设计要求。存储器124-1和124-2中的每一个包括用于操作相应存储器中的存储器操作(例如，激活感测放大器)的定时电路。操作存储器124-1和124-2的定时电路可以被定制以操作存储器阵列的配置中的每个配置。然而，这样的设计将是耗时的。通过允许针对生成定时电路的更大的自动化，共享用于定时电路的公共方案可能是有利的。

存储器124-1和124-1可以是任何合适的存储器技术，诸如例如sram。然而，如本领域技术人员将容易理解的，存储器124不必限于sram。sram包括被称为“单元”、“存储器单元”或“位单元”的存储元件的阵列。每个存储器单元可以被配置为存储一位数据(例如，逻辑1或逻辑0)。图2是用于sram的存储器单元的一个示例性实施例的电路图。存储器单元200用六晶体管(6t)配置来实现。然而，如本领域技术人员将容易理解的，单元可以用四晶体管(4t)配置或任何其他合适的晶体管配置来实现。

存储器单元200被示出为具有两个反相器202、204。第一反相器202包括p沟道晶体管206和n沟道晶体管208。第二反相器204包括p沟道晶体管210和n沟道晶体管212。在所描述的实施例中，反相器202和204由vdd供电并且具有返回vss(例如，地)。第一反相器202和第二反相器204互连以形成交叉耦合的锁存器。第一n沟道存取晶体管214将输出节点216从第一反相器202耦合到位线bl，并且第二n沟道存取晶体管218将输出节点220从第二反相器204耦合到位线blb(其值是位线bl的相反或反相)。存取晶体管214、218的栅极耦合到字线wl。

可以通过将位线bl和blb预充电或充电到预定电平来启动读取操作，该预定电平被确定为不干扰存储器单元200中存储的数据。在一些示例中，预充电电路(为清楚起见而未示出)将位线bl和blb预充电或上拉到不翻转所存储的数据的预定电平。预定电平可以是高电平或vdd。在一些示例中，预定电平可以是vdd的一部分(例如，一半)。然后，字线wl被断言，以分别经由存取晶体管214和218将交叉耦合的反相器202、204连接到位线bl和blb。作为示例，存储器单元200可以通过在输出节点216处存储低电平(例如，地)并且在输出节点220处存储高电平(例如，vdd)来存储逻辑1。输出节点状态由交叉耦合的反相器202、204保持。在断言字线wl时，反相器202通过存取晶体管214和输出节点216对位线bl放电。位线blb通过存取晶体管218和输出节点220由反相器204保持在高电平。因此，通过位线bl的下拉来建立位线对bl和blb上的差分电压。

位线bl和blb被馈送到感测放大器(sa)(未示出)，感测放大器(sa)感测其上承载的数据(例如，位线对bl和blb上的差分电压)并且向存储器外部的外围电路输出逻辑电平(例如，逻辑1)作为读取数据。sa将在下文中详细讨论。

可以通过将位线bl和blb设置为要写入到存储器单元200的值并且断言字线wl来启动写入操作。也就是说，写入数据被驱动到位线bl和blb上。可以在要写入的值(例如，写入数据)被提供给位线bl和blb之前或之后断言字线wl。作为示例，可以通过将位线bl设置为逻辑电平0并且将位线blb设置为逻辑1来将逻辑1写入到存储器单元200。位线bl处的逻辑电平0通过存取晶体管214被施加到第二反相器204的输入，这又迫使第二反相器204的输出节点220为vdd。第二反相器204的输出节点220被施加到第一反相器202的输入，这又迫使第一反相器202的输出节点216为vss。可以通过反转位线bl和blb的值来将逻辑电平0写入到存储器单元200。写入驱动器被设计为比存储器单元200中的上拉晶体管(206和210)更强，使得写入数据可以覆盖交叉耦合的反相器202、204的先前状态。

在读取或写入操作完成后，字线被解断言，从而使得存取晶体管214和218将位线bl和blb与两个反相器202、204断开。只要向存储器单元200供电，两个反相器202、204之间的交叉耦合就保持反相器输出的状态。

图3是图2的存储器的一个示例性实施例的功能框图。存储器124可以合并为图1的存储器124-1和/或存储器124-2。通过示例的方式提供读取操作，并且为了清楚起见而省略了写入操作和相关电路。存储器124包括具有支持电路的存储器阵列302以对地址译码并且执行读取和写入操作。存储器阵列302包括被布置为共享水平行和竖直列中的连接的存储器单元200。具体地，每个水平行的存储器单元200共享字线wl，并且每个竖直列的存储器单元200共享一对位线bl和blb。存储器阵列302的大小(即，单元的数目)可以取决于各种因素而变化，包括特定应用、速度要求、布局和测试要求、以及强加于系统的总体设计约束。存储器阵列302可以包含数千或数百万个存储器单元。

在图3所示的存储器的示例性实施例中，存储器阵列302由布置成2ⁿ个水平行和2^m(x)个竖直列的(2ⁿx2^m(x))个存储器单元200组成，其中2^m是每行的字数，并且x是被输出用于读取访问的位数。再次参考图1，在存储器124-1中，行数r1对应于2ⁿ，并且列数c1对应于2^m(x)。同样，在存储器124-2中，行数r2对应于2ⁿ，并且列数c2对应于2^m(x)。再次参考图3，外围设备(未示出)可以使用(n+m)位宽的地址来随机地访问存储器阵列302中的任何字(即，x个单元)。换言之，存储器124输出x位的读取数据以用于读取操作，并且将x位的写入数据写入存储器阵列302中以用于写入操作。

在存储器124中，地址的n位被提供给行译码器304的输入，并且地址的m位被提供给列译码器306的输入。行译码器304(例如，字线译码器)将n位地址转换为2ⁿ个字线输出。由行译码器304针对每个不同的n位行地址断言不同的字线wl。结果，具有被断言的字线wl的水平行中的2^m(x)个存储器单元200中的每一个通过其存取晶体管而连接到2^m(x)个位线bl和blb中的一对，如上文中结合图2所述。存储在存储器单元中的数据通过所选择的位线对bl和blb以及x个复用器308与断言的字线wl一起提供给bl_rd和blb_rd位线对，如与图2一起所描述的。bl_rd和blb_rd位线被提供给sa320以用于放大，并且所得到的放大数据被输出作为读取数据。

在一些示例中，行译码器304可以由信号wlclk启用或禁用(例如，定时)。当wlclk信号被解断言时，行译码器304不断言任何字线。因此，wlclk信号可以控制断言字线的周期和定时。

对于列译码，存储器124向列译码器306提供地址的m位。列译码器306提供2^m个输出列选择(cs(1)-cs(2^m))，其中输出中的不同输出是针对每个不同的地址输入组合被断言的。输出被提供给x个复用器308。作为示例，复用器308可以包括传输门。每个复用器可以是2^m：1复用器，并且基于来自列译码器306的输出来选择从存储器阵列302读取的2^m个位线对中的一个。利用x个复用器308，针对每个读取访问选择并且输出x位。在一些示例中，复用器308可以被视为2^m：1选择器。所选择的x个位线对作为位线对gbl和gbl_b被输出到sa320。

定时电路310被配置为对sa320的启用进行定时。定时电路310对启用进行定时以确保在位线对bl和blb上形成足够的电压差(对应于在由sa320读取的位线对gbl和gbl_b上的电压差)。如果sa320启用太早(例如，在位线对bl和blb上的电压差达到可读阈值之前)，则sa320可能误读数据并且输出错误的值。如果sa320启用太晚，则存储器124的读取访问时间被妨碍。

图4是(对于采用图2的存储器单元200的图3所示的存储器阵列)位线上的差分电压和基于此而启用的感测放大器的波形图。在t0处，字线wl被断言(例如，行译码器304将所选择的字线wl拉到高电平)。作为响应，耦合到所选择的字线wl的存储器单元200将位线bl或blb下拉。例如，逻辑1存储在存储器单元200中(低电平存储在节点216处，并且高电平存储在节点220处)。位线bl经由节点216和存取晶体管214而被下拉。因此，在位线对bl和blb之间形成电压差。电压差阈值dv_th(在t2处)表示sa320可以精确地读取并且放大位线对bl和blb上的电压差作为读取数据的最小电压差。在一个示例中，在t2之前的t1处断言saen信号(例如，定时电路310输出高电平saen信号)。如图4所示，在t1处，位线对bl和blb处的电压差小于阈值dv_th，并且因此，sa320可能输出错误的读取数据。在另一示例中，在t2之后的t3处断言saen信号。因此，不必要地延迟了读取访问时间。在一个方面，定时电路310可以针对存储器124-1和124-2两者将sa320的激活(例如，断言saen信号)定时为更接近t2。

图5是操作以启用感测放大器的定时电路的一个示例性实施例的示图。在存储器124中，存储器阵列302形成在物理区域内，即存储器阵列519。存储器124包括被配置为接收系统时钟clk和读/写命令rd/wr的时钟逻辑522。读/写命令rd/wr可以启用wlclk信号的断言。时钟逻辑522可以基于clk定时来断言wlclk以启用字线wl。

在一个实现中，如图3所呈现的，行译码器304接收n位地址(例如，行地址)以断言所选择的字线wl。行译码器304包括预译码器524和wl译码器526。预译码器524提供行地址的第一级译码并且输出预译码地址525。wl译码器526执行第二级译码并且译码预译码地址525以断言所选择的字线wl。

图6是包括预译码器的行译码器的一个示例性实施例的逻辑图。使用4位行地址作为示例(例如，n等于4)。预译码器524可以包括第一组和第二组预译码器524。第一组预译码器524译码行地址0和1(例如，行地址的较低的两位)并且输出第一组预译码地址525(0-3)。当wlclk信号被断言时，第一组预译码地址525(0-3)中的一个将被断言，对应于行地址0和1的四个状态之一。第二组预译码器524译码行地址2和3(例如，较高的两位)并且输出第二组预译码地址525(4-7)。第二组预译码地址525(4-7)中的一个将被断言，对应于行地址2和3的四个状态之一。

wl译码器526可以被配置为基于第一组预译码地址525(0-3)和第二组预译码地址525(4-7)来生成16个字线wl并且断言所选择的一个。16个字线wl中的每一个可以基于第一组预译码地址525(0-3)之一和第二组预译码地址525(4-7)之一。在一个实现中，预译码地址525可以物理地延伸wl译码器526的大约3/4的距离。例如，预译码地址525(3)用于生成wl(3)和wl(15)，并且两个字线wl(3)和wl(15)约为所有字线的3/4远。换言之，字线wl(3)和wl(15)分开12个字线(总共16个字线中的，或wl译码器526的总长度的3/4)的空间。因此，在一个物理实现中，预译码地址525(3)延伸wl译码器526的3/4的距离。

再次参考图5，存储器阵列302(例如，存储器阵列区域519)被示出为具有行长度乘以列长度的尺寸。行长度对应于列数(例如，针对存储器124-1的c1和针对存储器124-2的c2)的长度。列长度对应于行数(例如，针对存储器124-1的r1和针对存储器124-2的r2)的长度。在一个物理实现中，wl译码器526在存储器阵列302(例如，存储器阵列区域519)的行长度上输出字线wl。因此，处于wl译码器526的大约3/4长度的预译码地址525可以延伸列长度的大约3/4的长度。

图5还包括被配置为生成saen信号以激活sa320的定时电路310。在一个实现中，定时电路310使用虚设字线dwl532和虚设位线dbl530来定时saen信号的断言(以激活sa320)。虚设字线dwl532可以模仿字线wl，并且虚设位线dbl530可以模仿位线bl或blb。术语“模仿”不限于模仿器与所模仿的对象相同。在一些示例中，术语“模仿”指示模仿器建模所模仿的对象的某些方面，例如包括电阻或电容的物理参数。

虚设字线dwl532可以包括被布线到字线wl的距离的一半(例如，行长度的1/2)的导电层(例如，与字线wl相同的导电层)。可以折叠虚设字线dwl532，使得虚设字线dwl532的总长度与字线wl相同或近似相同。以这种方式，虚设字线dwl532模仿字线wl的电阻和电容。虚设位线dbl530可以包括被布线位线bl或blb的相同距离(例如，列长度)的导电层(例如，与位线bl或blb相同的导电层)。以这种方式，虚设位线dbl530模仿位线bl或blb的电阻和电容。

在一个实现中，虚设位线dbl530可以在存储器阵列区域519内被布线，并且因此可以使用与存储器单元200相同的工艺(例如，相同类型的金属层、扩散等)来实现。此外，可以添加虚设单元505以耦合到虚设位线dbl530。虚设单元505可以模仿(例如，与之相同)存储器单元200到位线bl或blb的负载。图5图示了与耦合到位线bl或blb的存储器单元200的数目相同的数目的虚设单元505耦合到虚设位线dbl530的一个示例。以这种方式，虚设位线dbl530进一步模仿位线bl或blb。在一些示例中，存储器编译器可以生成虚设位线dbl530和虚设单元505以使该过程自动化。

在一些示例中，由于存储器阵列302的布局限制或存储器编译器的限制，虚设字线dwl532可能未在存储器阵列区域519中被布线。因此，模仿字线wl的虚设字线dwl532可能不太精确。

定时电路310包括缓冲器508、第一逻辑块510和第二逻辑块512。第一逻辑块510和第二逻辑块512的结构不是特别受限的，并且因此，第一逻辑块510和第二逻辑块512被示出为块。在一个实现中，缓冲器508接收wlclk信号，并且可以响应于wlclk信号的断言而经由节点514来断言虚设字线dwl532。模仿字线wl的虚设字线dwl532上的信令经由节点516而输出到第一逻辑块510。第一逻辑块510可以响应于来自虚设字线dwl532的信令而经由节点518断言(例如，下拉)虚设位线dbl530。因此，节点518上的信令模仿读取操作中由存储器单元200对位线bl或blb的下拉。第二逻辑块512耦合到作为输入的节点518。响应于虚设位线dbl530被下拉到阈值电平(例如，在节点518处)，第二逻辑块512可以断言saen信号(例如，拉高)以启用sa320。例如，第二逻辑块512块512可以确定虚设位线dbl530的阈值电平以触发saen信号的断言。逻辑块510和512还可以添加延迟以用于附加的定时余量。以所描述的方式，定时电路310响应于wlclk信号的断言而经由虚设字线dwl532和虚设位线dbl530对saen信号的断言进行定时。

将定时电路310应用于各种尺寸的存储器(诸如存储器124-1和124-2)可能导致变化的结果。为了简化设计过程，逻辑块510和512中的添加的延迟对于存储器124-1和存储器124-2两者可以是相同的。如图1所呈现的，在存储器124-1中，列长度可以大于行长度。因此，在存储器124-1的情况下操作定时电路310时，虚设位线dbl530可以主导定时电路310的定时。在定时电路310中，被布线在存储器阵列区域519中的虚设位线dbl530可以紧密地模仿位线bl或blb。因此，定时电路310可能不需要添加用于定时余量的延迟来以更可靠的方式(例如，sa320未被过早激活)在存储器124-1中操作。

在存储器124-2中，行长度可以大于列长度。因此，在存储器124-2的情况下操作定时电路310时，与存储器124-1的情况相比，虚设位线dbl530的定时在定时电路310的操作中可能不那么重要。换言之，虚设字线dwl532的定时在存储器124-2中起更重要的作用。在定时电路310中，被布线在存储器阵列区域519外部的虚设字线dwl532可能不紧密地模仿字线wl。因此，定时电路310可能需要添加用于定时余量的延迟以操作存储器124-2。例如，参考图4，定时电路310可以在t2处被设置以用于最佳读取时间。当将定时电路310应用于存储器124-1时，由于添加的延迟，定时电路310可以在t3处断言saen信号。通常，存储器124-1(被配置为具有大于行长度的列长度)更慢，并且添加的延迟通过使存储器124-1甚至更慢而加剧了问题。

图7是断言saen信号以启用图3的感测放大器的定时电路的波形图。在t0处，wlclk信号被断言(例如，拉到高电平)以发信号通知存储器访问的开始。作为响应，字线wl被断言并且位线bl或blb被下拉，如关于图4所描述的。在t1处，虚设字线被断言。例如，在定时电路310中，缓冲器508上拉节点514处的虚设字线dwl532。在t2处，虚设位线dbl被下拉以模仿位线bl或blb的下拉。例如，在定时电路310中，缓冲器508上拉节点514处的虚设字线dwl532。

在t3处，虚设位线dbl530被下拉到用于触发第二逻辑块512的电平。例如，虚设位线dbl530处的触发电平可以对应于位线对bl和blb处的最佳电压差。最佳电压差可以是不在sa320处引起错误读取并且不过大而导致读取时间的延迟的电压差。在t4处，响应于虚设位线dbl530被拉到触发电平，第二逻辑块512断言saen信号以启用sa320。在一些示例中，t4对应于用于断言saen信号的最佳定时。因此，在t4处断言saen信号以接通sa320允许sa320读出正确的读取数据而没有过度的延迟。然而，当在存储器124-1和124-2两者中使用定时电路310时，可以针对存储器124-2添加延迟(如上所述，例如，以考虑主导字线延迟)。作为结果，存储器124-1中的定时电路310可以在t5处断言saen信号。

本文中呈现了用于在不同配置的存储器(例如，存储器124-1和124-2)上平衡读取访问时间的定时电路的示例性实施例。下文中呈现的示例性实施例的一个方面允许减少针对存储器124-1的附加延迟(例如，在列长度大于行长度的情况下)以减少读取访问时间。例如，实施例减少了图7的t4和t5之间的延迟，从而改善了存储器124-1的读取访问时间。

图8是操作以启用感测放大器的定时电路的一个示例性实施例的示图。存储器124包括在存储器阵列区域519中被布置为存储器阵列302的多个存储器单元200。字线wl耦合到多个存储器单元200(例如，存储器单元200的c1或c2列耦合到字线wl)。每列存储器单元200可以经由位线对bl和blb而耦合到sa320，如关于图3所呈现的。位线对bl和blb被布线通过(例如，排列(dispose)在其中)存储器阵列区域519。

存储器124并入被配置为操作不同配置的存储器(例如，存储器124-1和存储器124-2)的定时电路810。定时电路810包括延迟链，该延迟链并入串联布置的延迟级809、虚设字线dwl832和虚设位线dbl530。在一个示例中，虚设位线dbl530(和虚设单元505)可以被布线在存储器阵列区域519中，并且耦合到与图5的存储器124和定时电路310相同数目的虚设单元505。

在定时电路810中，缓冲器508接收wlclk信号并且经由节点813向延迟级809输出信令。延迟级809经由节点813接收信令，并且经由节点814向虚设字线dwl832输出。虚设字线dwl832经由节点516而耦合到第一逻辑块510。响应于虚设字线dwl832的状态的改变，第一逻辑块510向节点518输出，节点518耦合到虚设位线dbl530。响应于虚设位线dbl530的操作(例如，下拉虚设位线dbl530)，第二逻辑块512输出saen信号以启用sa320。

在一个实现中，缓冲器508接收wlclk信号，并且可以响应于wlclk信号的断言而经由延迟级809来断言虚设字线dwl832，虚设字线dwl832和延迟级809串联布置。虚设字线dwl832可以被配置为模仿字线wl的至少一部分的延迟(例如，小于整个字线wl)。例如，字线wl的部分可以是字线wl的一半或大约一半。虚设字线dwl832可以被折叠并且包括各自是字线wl的长度的1/4的两个支路。

在一个方面，延迟级809可以包括电阻电容(rc)延迟电路。图9是定时电路中的延迟级的一个示例性实施例的示图。延迟级809可以包括具有四个相等rc级的分布式rc电路。第一级包括电阻器r1和电容器c1。第二级包括电阻器r2和电容器c2等。rc级的数目没有特别限制。延迟级809的总电阻是所有rc级的电阻(例如，电阻器r1-r4)的总和。延迟级809的总电容是所有rc级的电容(例如，电容器c1-c4)的总和。

在一个方面中，延迟级809模仿字线wl的一部分以及耦合到字线wl的一部分的多个存储器单元200的负载。例如，延迟级809可以包括与存储器单元200中的至少一个相对应的负载。延迟级809的总电容可以近似于耦合到字线wl的固定数目的存储器单元200的负载(例如，存取晶体管214和218的栅极的负载)。对于存储器124-1和124-2两者，固定数目可以是例如64。延迟级809还可以包括与字线wl的第二部分相对应的负载。例如，延迟级809还可以包括字线wl的耦合到固定数目的存储器单元200的长度的电阻和电容。例如，延迟级809的总电阻可以与字线wl的耦合到64个存储器单元200的长度的电阻相对应。除了固定数目的存储器单元200的负载之外，延迟级809的总电容还可以包括字线wl的耦合到64个存储器单元200的长度的电容。

定时电路810可以针对不同配置的存储器提供字线wl的不同跟踪。例如，存储器124-1中的字线wl的长度和负载大于存储器124-2中的字线wl的长度和负载。因此，延迟级809的64个存储器单元200的负载可以解释与存储器124-1的负载相比存储器124-2中字线wl负载的较大部分。因此，存储器124-2需要较少的延迟，并且图7的t4和t5之间的差异减小。

继续参考图8，在另一方面中，虚设字线dwl832可以被配置为模仿字线wl的至少一部分(例如，小于字线wl的整体)的延迟。例如，字线wl的部分可以是或大约是字线wl的整体(例如，其整个长度)。虚设字线dwl832可以被折叠并且包括各自是字线wl的长度的1/2的两个支路。

延迟级809可以被配置为与字线译码器(例如，行译码器304)的一部分的延迟相对应，字线译码器被配置为驱动字线wl。例如，字线译码器可以包括地址译码器，诸如预译码器524。延迟级809可以被配置为与地址译码器(例如，预译码器524)的延迟相对应。也就是说，字线译码器的部分可以是地址译码器，诸如预译码器524。在一个实现中，延迟级809的总电阻和电容可以被配置为接近预译码器524的延迟(并且可以包括预译码地址525的延迟)。

在另一实现中，参考图1和图8，第一存储器124-1包括耦合到第一数目(例如，c1)的存储器单元200的第一字线(例如，图8的字线wl之一)。第二存储器124-2包括耦合到第二数目(例如，c2)的存储器单元200的第二字线(例如，图8的字线wl之一)。第一存储器124-1和第二存储器124-2中的每一个包括定时电路810以启用存储器操作，诸如sa320的激活以输出读取数据。定时电路810包括与第三数目的存储器单元200的负载相对应的延迟级809。第三数目可以是不同于c1和/或c2的64。在一些示例中，耦合到存储器124-1和124-2中的字线wl的存储器单元200的数目可以在从8到256的范围，并且延迟级809中的负载与固定数目的存储器单元200相对应而独立于耦合到存储器124-1和124-2中的字线wl的存储器单元200的数目。在一些示例中，延迟级809可以包括rc延迟电路(参见，例如图9)以执行延迟功能。

定时电路810还可以包括被配置为模仿第一存储器124-1和第二存储器124-2中的字线wl的至少一部分的延迟的虚设字线dwl832。在一些示例中，虚设字线dwl832被配置为模仿字线wl的一半或大约一半的延迟。

在上面呈现的实施例中，定时电路810可以更紧密地跟踪字线wl的断言。因此，存储器124-1和124-2两者需要较少的延迟，并且图7的t4与t5之间的差异可以因此减小。

图10是操作以启用感测放大器的定时电路的一个示例性实施例的示图。存储器124并入被配置为操作不同配置的存储器(例如，存储器124-1和124-2)的定时电路1010。定时电路1010可以被配置为并入串联布置的虚设字线dwl1032、虚设译码地址dda1019和虚设位线dbl530的延迟链。在一个示例中，虚设位线dbl530可以被布线在存储器核心区域中并且耦合到与图5的存储器124和定时电路310相同数目的虚设单元。

在定时电路1010中，缓冲器508接收wlclk信号并且经由节点813向虚设字线dwl1032输出信令。虚设字线dwl1032经由节点1014耦合到虚设译码器逻辑1013。虚设译码器逻辑1013经由节点814来断言虚设译码地址dda1019(例如，将其驱动高)。响应于虚设译码地址dda1019的状态的改变，第一逻辑块510向节点518输出，节点518耦合到虚设位线dbl530。响应于虚设位线dbl530的操作(例如，下拉虚设位线dbl530)，第二逻辑块512输出saen信号以启用sa320。

在一个实现中，虚设字线dwl1032可以被配置为模仿字线wl的至少一部分(例如，小于字线wl的整体)的延迟。例如，字线wl的部分可以是或大约是字线wl的整体。虚设字线dwl1032可以被折叠并且包括各自是字线wl的长度的1/2的两个支路。

虚设译码地址dda1019可以被称为延迟级，因为虚设译码地址dda1019提供延迟功能。字线译码器(例如，行译码器304)包括至少一个译码地址(例如，预译码地址525)。虚设译码地址dda1019可以被配置为模仿预译码地址525。如上文所呈现的，预译码地址525可以延伸wl译码器526的大约3/4的距离。虚设译码地址dda1019可以同样包括被布线以用于wl译码器526的3/4的导电线(例如，金属层)以模仿预译码地址525。

在上面呈现的实施例中，定时电路1010可以通过跟踪预译码地址525来更紧密地跟踪字线wl的断言。例如，参考图1，存储器124-1的列长度可以大于存储器124-2的列长度(例如，由于存储器124-1的每列的行数r1大于存储器124-2的每列的行数r2)。因为在存储器124-1和124-2两者中更密切地跟踪字线wl的断言，所以存储器124-1和124-2两者均需要较少的添加的延迟。图7的t4与t5之间的差异因此可以减小。

图11是用于操作图8的存储器的方法的流程图1100。该方法可以由例如图8和图9的电路执行。在1112处，断言耦合到多个存储器单元的字线。例如，字线译码器(例如，行译码器304)对地址进行译码并且断言字线wl。在1114处，译码地址以输出至少一个译码地址。例如，行译码器304包括预译码器524。预译码器524对行地址进行译码并且输出预译码地址525。

在1116处，启用耦合到多个存储器单元中的一个存储器单元的感测放大器。例如，定时电路810被配置为启用saen信号以激活sa320。定时电路810使信号流过延迟级809并且流过虚设字线dwl532。参考图8，延迟级809可以被配置为与断言字线wl的一部分的延迟相对应。在1118处，由延迟级输出虚设译码地址以模仿对地址进行译码。例如，断言字线wl的部分可以是针对预译码地址525而译码的预译码器524。参考图10，延迟级809可以输出被配置为模仿预译码地址525的译码的虚设译码地址dda1019。

参考1116，虚设字线dwl532可以被配置为例如在一种情况下模仿字线wl的一半并且在第二种情况下模仿字线wl的整体。延迟级809和虚设字线dwl532可以串联布置。定时电路810还可以基于操作虚设位线dbl530来启用sa320。虚设位线dbl530可以被配置为模仿耦合到sa320的位线bl或blb。

图12是操作图1和图8的存储器的方法的流程图。方法1210可以由并入定时电路810的图1的存储器124-1和存储器124-2执行。在1212处，在第一存储器中断言耦合到第一数目的存储器单元的第一字线。例如，存储器124-1包括字线wl，字线wl中的每一个耦合到c1个存储器单元200。参考图8，存储器124-1可以包括被配置为断言所选择的字线wl的行译码器304。在1214处，经由第一延迟级来启用第一存储器的存储器操作。例如，存储器124-1的定时电路810包括延迟级809，并且经由延迟级809来启用sa320。

在1216处，在第二存储器中断言耦合到第二数目的存储器单元的第二字线。例如，存储器124-2(例如，第二存储器)包括字线wl，字线wl中的每一个耦合到c2个存储器单元200。参考图8，存储器124-2可以包括被配置为断言所选择的字线wl的行译码器304。在1218处，经由第二延迟级来启用第二存储器的存储器操作。例如，存储器124-2的定时电路810包括延迟级809(例如，第二延迟级)并且经由延迟级809来启用sa320。

在一些示例中，存储器124-1和存储器124-2的延迟级809可以被配置为与第三或固定数目的存储器单元200的负载相对应。例如，第三或固定数目可以是64。数目c1和c2的范围可以从8到256，并且第三或固定数目可以与数目c1和/或数目c2不同。在一些示例中，存储器124-1和存储器124-2的延迟级809可以包括图9所示的rc延迟电路。

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