存储装置及其操作方法与流程

本公开的各种实施方式总体涉及存储装置以及用于操作该存储装置的方法，更具体地，涉及一种用于存储装置的数据输出操作的数据输出路径及其控制方法。

背景技术

存储装置可包括联接至单条字线的多个存储单元，并且单个存储单元可通过位线联接至页缓冲器。存储装置可执行使用输出所存储的数据的页缓冲器感测存储在存储单元中的正常数据并暂时存储所述正常数据的读取操作和数据输出操作。

此外，存储装置可包括多个寄存器并且可将与存储装置的操作条件有关的逻辑数据存储在寄存器中。此外，存储在寄存器中的逻辑数据可响应于外部命令而被输出。

近年来，在存储装置中需要高速数据输入/输出操作，然而由于当在数据输出操作中发生错误时，存储装置的可靠性劣化。

技术实现要素：

本公开的各种实施方式针对一种能够提高存储装置的可靠性的存储装置以及一种用于操作该存储装置的方法。

本公开的一个实施方式可提供一种存储装置。该存储装置可包括：页缓冲器组，所述页缓冲器组被配置为读取存储在存储单元阵列中的正常数据；控制逻辑，所述控制逻辑被配置为存储逻辑数据；以及管道锁存控制单元，所述管道锁存控制单元被配置为与读取使能管道信号同步地锁存从所述页缓冲器组输出的正常数据，并且与所述读取使能管道信号同步地锁存从所述控制逻辑输出的逻辑数据。

本公开的一个实施方式可提供一种存储系统，该存储系统可包括：存储装置，所述存储装置被配置为输出正常数据和逻辑数据；以及存储控制器，所述存储控制器被配置为输出读取使能信号。所述存储装置可包括：页缓冲器组，所述页缓冲器组被配置为从存储单元阵列读取所述正常数据；控制逻辑，所述控制逻辑被配置为存储所述逻辑数据；输入/输出电路，所述输入/输出电路被配置为与所述读取使能信号同步地生成读取使能管道信号；以及管道锁存控制单元，所述管道锁存控制单元被配置为与所述读取使能管道信号同步地锁存从所述页缓冲器组输出的正常数据和从所述控制逻辑输出的逻辑数据。所述输入/输出电路还与所述读取使能管道信号的上升沿和下降沿二者同步地输出所述正常数据，并且所述输入/输出电路还与所述读取使能管道信号的上升沿或下降沿同步地输出所述逻辑数据。

本公开的一个实施方式可提供一种用于操作存储装置的方法。该方法可包括以下步骤：响应于包括多个脉冲的读取使能管道信号而锁存从存储单元阵列输出的正常数据；激活读取使能信号；与所述读取使能信号同步地激活所述读取使能管道信号；与所述读取使能信号同步地以双倍数据速率将所述正常数据输出到外部；响应于逻辑数据管道输入信号而锁存从控制逻辑输出的逻辑数据；以及与所述读取使能信号同步地以单倍数据速率将所述逻辑数据输出到外部。

附图说明

图1是例示根据本公开的实施方式的存储系统的图。

图2是例示图1所示的存储装置的图。

图3是例示图2所示的存储块的图。

图4是描述根据本公开的实施方式的数据输出路径的图。

图5是详细例示图4的管道锁存控制单元的图。

图6是描述根据图4所示的数据输出路径的正常数据输出操作的定时图。

图7是描述根据图4所示的数据输出路径的逻辑数据输出操作的定时图。

图8是描述根据本公开的实施方式的数据输出路径的图。

图9是例示根据本公开的实施方式的图8的管道锁存控制单元的图。

图10是描述根据图8和图9所示的数据输出路径的逻辑数据输出操作的定时图。

图11是例示根据本公开的实施方式的图8的管道锁存控制单元的图。

图12是描述根据图8和图11所示的数据输出路径的逻辑数据输出操作的定时图。

图13是例示包括图2所示的存储装置的存储系统的实施方式的图。

图14是例示包括图2所示的存储装置的存储系统的实施方式的图。

图15是例示包括图2所示的存储装置的存储系统的实施方式的图。

图16是例示包括图2所示的存储装置的存储系统的实施方式的图。

具体实施方式

现在将在下文中参照附图更全面地描述示例实施方式；然而，所述示例可按照不同的形式来实现，并且不应该被解释为受本文所阐述的实施方式限制。相反，提供这些实施方式使得本公开将是彻底和完整的，并且将向本领域技术人员充分传达示例实施方式的范围。

在附图中，为了说明清楚起见，可能夸大了尺寸。将理解的是，当元件被称为“在”两个元件“之间”时，该元件可以是所述两个元件之间的唯一元件，或者也可在这两个元件之间存在一个或更多个中间元件。

在下文中，将参照附图描述实施方式。在本文中参照作为实施方式的示意图和中间结构的截面图来描述实施方式。因此，作为例如制造技术和/或公差的结果的图示的形状变化是预期的。因此，实施方式不应被解释为受本文所示的区域的特定形状限制，而是可包括例如由制造导致的形状偏差。在附图中，为了清楚起见，可能夸大了层和区域的长度和尺寸。附图中相同的附图标记标示相同的元件。

可使用诸如“第一”和“第二”这样的术语来描述各种组件，但是它们不应该限制所述各种组件。这些术语仅被用于将一个组件与其它组件区分开来。例如，在不脱离本公开的精神和范围的情况下，可将第一组件称为第二组件，并且可将第二组件称为第一组件等。此外，“和/或”可包括所提及组件中的任何一种或其组合。

此外，只要在句子中没有特别提及，单数形式可包括复数。此外，在本说明书中使用的“包括/包含”表示存在或添加一个或更多个组件、步骤、操作和元件。

此外，除非另外指明，否则本说明书中使用的所有术语(包括技术术语或科学术语)具有与本领域技术人员通常理解的含义相同的含义。通用字典中所定义的术语应该被理解为具有与相关技术的上下文中所解释的含义相同的含义，并且除非在本说明书中另外清楚地定义，否则不应被解释为具有理想的或过于正式的含义。

还应注意，在本说明书中，“连接/联接”不仅指代一个组件直接联接另一部件，而且还指代一个组件通过中间组件间接联接另一组件。另一方面，“直接连接/直接联接”是指一个组件直接联接另一组件而没有中间组件。

图1是例示根据本公开的实施方式的存储系统的图。

参照图1，存储系统1000可包括用于存储数据的存储装置1100和用于在主机2000的控制下控制存储装置1100的存储控制器1200。

主机2000可使用诸如外围组件快速互连(pcie)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)或串行附接scsi(sas)这样的接口协议与存储系统1000进行通信。此外，为了主机2000与存储系统1000之间的数据通信而提供的接口协议不限于上述示例，并且可以是诸如通用串行总线(usb)、多媒体卡(mmc)、增强型小磁盘接口(esdi)或集成驱动器电子设备(ide)这样的接口协议。

存储控制器1200可控制存储系统1000的整体操作，并且可控制主机2000与存储装置1100之间的数据交换。例如，存储控制器1200可响应于来自主机2000的请求，通过控制存储装置1100来编程或读取数据。此外，存储控制器1200可存储包括在存储装置1100中的主存储块和子存储块的信息，并且可选择存储装置1100，从而根据为编程操作加载的数据量对主存储块或子存储块执行编程操作。在一个实施方式中，存储装置1100可包括双倍数据速率同步动态随机存取存储器(ddrsdram)、第四代低功率ddrsdram(lpddr4sdram)、图形双倍数据速率sdram(gddrsdram)、低功率ddr(lpddr)、rambus动态随机存取存储器(rdram)或闪速存储器。

存储装置1100可在存储控制器1200的控制下执行编程操作、读取操作或擦除操作。

存储控制器1200可通过向存储装置1100输入数据来设置操作条件。这种设置操作通常被称为“设置特征”或“模式寄存设置”。存储装置1100可包括一个或更多个寄存器，并且可在存储控制器1200的控制下将输入的数据存储在寄存器中。这样的数据通常被称为“逻辑数据”，使得其区别于存储在存储单元阵列中的正常数据。逻辑数据可包含操作条件信息。存储装置1100可响应于来自存储控制器1200的命令而读取并输出存储在寄存器中的逻辑数据。这样的命令通常被称为“逻辑数据输出命令”或“获取特征命令”，并且这种操作被称为“获取特征操作”。存储控制器1200可基于从存储装置1100输出的逻辑数据来确定存储装置1100的操作条件。

图2是例示图1的存储装置的图。

参照图2，存储装置1100可包括其中存储数据的存储单元阵列100。这样的数据通常可被称为“正常数据”，使得其区别于上述逻辑数据。存储装置1100还可包括外围电路200，外围电路200执行用于将数据存储在存储单元阵列100中的编程操作、用于输出存储的数据的读取操作以及用于擦除存储的数据的擦除操作。存储装置1100可包括在存储控制器(例如，图1的1200)的控制下控制外围电路200的控制逻辑300。

存储单元阵列100可包括多个存储块mb1至mbk110，其中k是正整数。本地线ll和位线bl1至bln(其中，n是正整数)可联接至存储块mb1至mbk110中的每一个。例如，本地线ll可包括第一选择线、第二选择线以及布置在第一选择线与第二选择线之间的多条字线。此外，本地线ll可包括布置在第一选择线与字线之间以及第二选择线与字线之间的虚拟线。第一选择线可以是源极选择线，而第二选择线可以是漏极选择线。例如，本地线ll可包括字线、漏极选择线和源极选择线以及源线。例如，本地线ll还可包括虚拟线。例如，本地线ll还可包括管线。本地线ll可分别联接至存储块mb1至mbk110，并且位线bl1至bln可共同联接至存储块mb1至mbk110。存储块mb1至mbk110可被实现为二维(2d)结构或三维(3d)结构。例如，具有2d结构的存储块110中的存储单元可水平布置在基板上。例如，具有3d结构的存储块110中的存储单元可垂直堆叠在基板上。

外围电路200可被配置为在控制逻辑300的控制下对被选存储块110执行编程操作、读取操作或擦除操作。例如，外围电路200可在控制逻辑300的控制下向第一选择线、第二选择线和字线提供验证电压和通过电压，可选择性地对第一选择线、第二选择线和字线放电，并且可验证与从多条字线当中选择的字线联接的存储单元。例如，外围电路200可包括电压生成电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250和感测电路260。

电压生成电路210可响应于操作信号op_cmd而生成用于编程操作、读取操作和擦除操作的各种操作电压vop。此外，电压生成电路210可响应于操作信号op_cmd而选择性地对本地线ll放电。例如，电压生成电路210可在控制逻辑300的控制下生成编程电压、验证电压、通过电压、导通电压、读取电压、擦除电压、源线电压等。

行解码器220可响应于行地址radd而将操作电压vop传送至与被选存储块110联接的本地线ll。

页缓冲器组230可包括联接至位线bl1至bln的多个页缓冲器pb1至pbn231。页缓冲器pb1至pbn231可响应于页缓冲器控制信号pbsignals而进行操作。例如，页缓冲器pb1至pbn231可暂时存储通过位线bl1至bln接收的数据，或者可在读取操作或验证操作期间感测位线bl1至bln的电压或电流。

列解码器240可响应于列地址cadd而在输入/输出电路250与页缓冲器组230之间传送数据。例如，列解码器240可通过数据线dl与页缓冲器231交换数据，或者可通过列线cl与输入/输出电路250交换数据。

控制逻辑300可包括一个或更多个寄存器。如上所述，寄存器可存储由存储控制器1200输入的逻辑数据。逻辑数据可包含存储装置1100的操作条件信息。逻辑数据可通过逻辑数据线dl_logic被传送到控制逻辑300。存储装置1100可基于逻辑数据控制存储装置的操作。

存储装置1100可响应于存储控制器1200输入的命令而输出存储在控制逻辑300的寄存器中的逻辑数据。逻辑数据可通过逻辑数据线dl_logic被传送到列解码器240，然后可被输出到存储控制器1200。

输入/输出电路250可通过数据输入/输出线dq<7:0>与存储控制器1200交换数据和地址。输入/输出电路250可从存储控制器1200接收写入使能信号we_n、命令锁存使能信号cle、地址锁存使能信号ale和读取使能信号re_n。

参照图1和图2，存储控制器1200可通过激活命令锁存使能信号cle，经由数据输入/输出线dq<7:0>向存储装置1100输入命令。此外，存储控制器1200可通过激活地址锁存使能信号ale，经由数据输入/输出线dq<7:0>向存储装置1100输入地址。存储控制器1200可通过激活写入使能信号we_n，经由数据输入/输出线dq<7:0>向存储装置1100输入数据。此外，存储控制器1200可通过激活读取使能信号re_n或者对读取使能信号re_n进行计时(clocking)来控制存储装置1100，使得存储装置1100经由数据输入/输出线dq<7:0>输出数据。

感测电路260可响应于使能位vry_bit<#>而生成参考电流，并且可在读取操作或验证操作期间通过将从页缓冲器组230接收到的感测电压vpb与基于参考电流生成的参考电压进行比较，来输出通过信号pass或失败信号fail。

控制逻辑300可通过响应于命令cmd和地址add输出操作信号op_cmd、行地址radd、页缓冲器控制信号pbsignals和使能位vry_bit<#>来控制外围电路200。此外，控制逻辑300可响应于通过信号pass或失败信号fail而确定验证操作是通过还是失败。

图3是例示图2的存储块的图。

参照图3，存储块110可被配置为使得并联布置的多条字线联接在第一选择线与第二选择线之间。这里，第一选择线可以是源极选择线ssl，而第二选择线可以是漏极选择线dsl。详细地说，存储块110可包括联接在位线bl1至bln与源线sl之间的多个串st。位线bl1至bln可分别联接至串st，而源线可共同联接至串st。由于串st可具有相同的配置，因此将通过示例详细描述联接至第一位线bl1的串st。

串st可包括串联连接在源线sl与第一位线bl1之间的源极选择晶体管sst、多个存储单元f1至f16以及漏极选择晶体管dst。单个串st可包括一个或更多个源极选择晶体管sst和一个或更多个漏极选择晶体管dst，并且可包括比图中所示的存储单元f1至f16更多的存储单元。

源极选择晶体管sst的源极可联接至源线sl，而漏极选择晶体管dst的漏极可联接至第一位线bl1。存储单元f1至f16可串联连接在源极选择晶体管sst与漏极选择晶体管dst之间。包括在不同串st中的源极选择晶体管sst的栅极可联接至源极选择线ssl，漏极选择晶体管dst的栅极可联接至漏极选择线dsl，并且存储单元f1至f16的栅极可联接至多条字线wl1至wl16。在不同串st中所包括的存储单元当中的联接至相同字线的一组存储单元可被称为“物理页(ppg)”。因此，存储块110中可包括与字线wl1至wl16的数目相同的多个物理页(ppg)。

单个存储单元(mc)可存储1位数据。这通常被称为“单层单元(slc)”。在这种情况下，单个物理页(ppg)可存储与单个逻辑页(lpg)对应的数据。与单个逻辑页(lpg)对应的数据可包括与单个物理页(ppg)中所包括的单元的数目相同的多个数据位。此外，单个存储单元(mc)可包括两位或更多位数据。这种单元通常被称为“多层单元(mlc)”。这里，单个物理页(ppg)可存储与两个或更多个逻辑页(lpg)对应的数据。

图4是描述根据本公开的实施方式的数据输出路径的图。

参照图4，输入/输出电路250可包括命令/地址控制单元251、读取使能控制单元252、读取使能缓冲单元253和数据输出缓冲单元254。

命令/地址控制单元251可通过数据输入/输出线dq<7:0>、写入使能信号we_n、命令锁存使能信号cle和地址锁存使能信号ale与外部装置通信。命令/地址控制单元251可在写入使能信号we_n被激活的同时，通过数据输入/输出线dq<7:0>从外部装置接收数据。外部装置可以是存储控制器1200。这些数据可经由页缓冲器组230被存储在存储单元阵列100中。这些数据通常被称为“正常数据”。此外，命令/地址控制单元251可在命令锁存使能信号cle被激活的同时，通过数据输入/输出线dq<7:0>从外部装置接收命令。该命令可以是用于正常数据输出的正常数据输出命令。此外，该命令可以是用于逻辑数据输出的逻辑数据输出命令。逻辑数据输出命令可以是获取特征命令。命令/地址控制单元251可响应于接收到的命令而生成内部命令信号cmd_int。另外，命令/地址控制单元251可在地址锁存使能信号ale被激活的同时，通过数据输入/输出线dq<7:0>从外部装置接收地址。命令/地址控制单元251可基于接收到的地址生成内部地址信号add_int。

读取使能缓冲单元253可基于从外部装置接收到的读取使能信号re_n生成内部读取使能信号re_int。读取使能信号re_n可被保持在特定值或者可在数据输出时段之外的时段期间浮置，并且可在数据输出时段期间以时钟或切换(toggle)的形式进行输入。也就是说，与典型系统时钟不同，读取使能信号re_n可在存储装置1100执行编程操作或擦除操作的同时被停用，并且可在数据输出时段期间被激活。内部读取使能信号re_int可通过延迟读取使能信号re_n来生成。

控制逻辑300可基于由命令/地址控制单元251生成的内部命令信号cmd_int和内部地址信号add_int生成逻辑数据输出使能信号logout_en、数据输出使能信号dout_en和虚拟数据使能信号dummy_en。

数据输出使能信号dout_en可在存储单元阵列100中存储的数据经由页缓冲器组230输出的同时被激活。在下文中，存储单元阵列100中存储的数据将被称为“正常数据”。正常数据可从主机2000提供。也就是说，数据输出使能信号dout_en可在外部装置输入命令以通过页缓冲器组230从存储单元阵列100读出正常数据时被激活。

逻辑数据输出使能信号logout_en可在控制逻辑300的寄存器中所存储的数据被输出的同时被激活。在下文中，存储在控制逻辑300的寄存器中的数据将被称为“逻辑数据”。也就是说，逻辑数据输出使能信号logout_en可在从外部装置输入命令以用于从控制逻辑300读出逻辑数据时被激活。该命令可被称为“逻辑数据输出命令”。此外，逻辑数据输出命令可以是获取特征命令，并且存储在控制逻辑300中的逻辑数据可以是存储装置1100的操作条件信息。

读取使能缓冲单元253可基于从外部装置输入的读取使能信号re_n、逻辑数据输出使能信号logout_en和数据输出使能信号dout_en中的一个或更多个生成上升时钟信号rclk和下降时钟信号fclk。上升时钟信号rclk可与读取使能信号re_n的上升沿同步地生成，而下降时钟信号fclk可与读取使能信号re_n的下降沿同步地生成。上升时钟信号rclk和下降时钟信号fclk可用于双倍数据速率(ddr)操作。在数据输出使能信号dout_en被激活的同时，上升时钟信号rclk和下降时钟信号fclk都可与读取使能信号re_n同步地切换，并且正常数据可与上升时钟信号rclk和下降时钟信号fclk同步地输出。在逻辑数据输出使能信号logout_en被激活的同时，上升时钟信号rclk和下降时钟信号fclk中的仅一个可与读取使能信号re_n同步地切换，而另一个时钟信号可不切换。例如，在逻辑数据输出使能信号logout_en被激活的同时，上升时钟信号rclk可与读取使能信号re_n的上升沿同步地被激活，而下降时钟信号fclk可被停用。因此，逻辑数据可与上升时钟信号rclk同步地被输出到外部装置。也就是说，逻辑数据可以以单倍数据速率(sdr)输出。

读取使能控制单元252可基于内部读取使能信号re_int、逻辑数据输出使能信号logout_en、数据输出使能信号dout_en和虚拟数据使能信号dummy_en中的一个或更多个生成读取使能平面信号re_plane、读取使能管道信号re_pipe和读取使能逻辑信号re_log。

可在虚拟数据使能信号dummy_en被激活的同时以连续脉冲的形式激活或生成读取使能平面信号re_plane和读取使能管道信号re_pipe。此外，读取使能管道信号re_pipe可在存储单元阵列100中存储的正常数据通过页缓冲器组230被输出到外部装置的同时被激活。这里，可与内部读取使能信号re_int同步地激活读取使能管道信号re_pipe。

读取使能逻辑信号re_log可在存储在控制逻辑300中的逻辑数据被输出的同时被激活。也就是说，可在逻辑数据输出使能信号logout_en被激活期间与内部读取使能信号re_int同步地激活读取使能逻辑信号re_log。

控制逻辑300可基于内部命令信号cmd_int和内部地址信号add_int生成复用器(mux)信号mux_con。mux信号mux_con可在存储在控制逻辑300中的逻辑数据被输出到外部装置的同时被激活。当从外部装置输入逻辑数据输出命令以从控制逻辑300读出逻辑数据时，可激活mux信号mux_con。mux信号mux_con可指示数据输出操作是正常数据输出操作还是逻辑数据输出操作。

在mux信号mux_con被激活的同时，控制逻辑300可通过逻辑数据线dl_logic<63:0>将逻辑数据输出到列解码器240的复用器单元241。页缓冲器组230可响应于读取使能平面信号re_plane，通过数据线dl<63:0>将正常数据输出到列解码器240的复用器单元241。

列解码器240可包括复用器单元241、管道锁存控制单元242、逻辑数据控制单元243和数据输出锁存单元244。

复用器单元241可对通过数据线dl<63:0>从页缓冲器组230输出的正常数据或通过逻辑数据线dl_logic<63:0>从控制逻辑300输出的逻辑数据执行复用操作。这里，复用器单元241可响应于mux信号mux_con来执行复用操作。也就是说，当mux信号mux_con被激活时，复用器单元241将来自逻辑数据线dl_logic<63:0>的逻辑数据发送到全局数据线gdl<63:0>。当mux信号mux_con被停用时，复用器单元241可将来自数据线dl<63:0>的正常数据输出到全局数据线gdl<63:0>。

管道锁存控制单元242可通过全局数据线gdl<63:0>从复用器单元241接收正常数据。此外，管道锁存控制单元242可与读取使能管道信号re_pipe同步地锁存从复用器单元241接收到的正常数据，并且可将锁存的正常数据通过全局数据输出线gdl_out<15:0>发送到数据输出锁存单元244。

逻辑数据控制单元243可通过全局数据线gdl<63:0>从复用器单元241接收逻辑数据。此外，逻辑数据控制单元243可与读取使能逻辑信号re_log同步地将从复用器单元241接收到的逻辑数据通过逻辑数据输出线log_out<15:0>发送到数据输出锁存单元244。

数据输出锁存单元244可通过全局数据输出线gdl_out<15:0>锁存从管道锁存控制单元242接收到的正常数据。此外，数据输出锁存单元244可通过上升沿同步数据输出线rdl_out<7:0>和下降沿同步数据输出线fdl_out<7:0>将锁存的正常数据发送到数据输出缓冲单元254。数据输出锁存单元244可与读取使能管道信号re_pipe的上升沿同步地通过上升沿同步数据输出线rdl_out<7:0>将锁存的正常数据的一部分发送到数据输出缓冲单元254。此外，数据输出锁存单元244可与读取使能管道信号re_pipe的下降沿同步地通过下降沿同步数据输出线fdl_out<7:0>将锁存的正常数据的剩余部分发送到数据输出缓冲单元254。上升沿同步数据输出线rdl_out<7:0>和下降沿同步数据输出线fdl_out<7:0>可被包括在图2的列线cl中。

此外，数据输出锁存单元244可锁存通过逻辑数据输出线log_out<15:0>从逻辑数据控制单元243接收到的逻辑数据。此外，数据输出锁存单元244可与读取使能管道信号re_pipe的上升沿同步地通过上升沿同步数据输出线rdl_out<7:0>将锁存的逻辑数据发送到数据输出缓冲单元254。这里，锁存在数据输出锁存单元244中的逻辑数据可仅通过上升沿同步数据输出线rdl_out<7:0>发送，并且可不通过下降沿同步数据输出线fdl_out<7:0>发送。

数据输出缓冲单元254可与上升时钟信号rclk同步地至少缓冲通过上升沿同步数据输出线rdl_out<7:0>接收到的正常数据或逻辑数据，或者可通过数据输入/输出线dq<7:0>将正常数据或逻辑数据输出到外部装置。此外，数据输出缓冲单元254可与下降时钟信号fclk同步地缓冲通过下降沿同步数据输出线fdl_out<7:0>接收到的正常数据，或者可通过数据输入/输出线dq<7:0>将正常数据输出到外部装置。

图5是例示管道锁存控制单元242的图。

参照图5，管道锁存控制单元242可包括选通(strobe)信号生成单元2421、管道控制单元2422和管道锁存单元2423。

选通信号生成单元2421可响应于读取使能平面信号re_plane而生成数据线选通信号dl_strobe<3:0>。

管道控制单元2422可基于数据线选通信号dl_strobe<3:0>生成第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>，其中i是自然数，并且可根据各种设计方法来选择i的值。

管道锁存单元2423可锁存通过全局数据线gdl<63:0>发送的正常数据。这里，管道锁存单元2423可响应于第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>而进行操作。管道锁存单元2423可在读取使能信号re_n被激活之前响应于第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>而将初始2字节数据提前发送到全局数据输出线gdl_out<15:0>。在虚拟数据使能信号dummy_en被激活的同时，存储在管道锁存单元2423中的初始2字节数据可与读取使能管道信号re_pipe的上升沿同步地通过全局数据输出线gdl_out<15:0>输出。这个操作将在下面参照图6来描述。

图6是描述根据图4的数据输出路径的正常数据输出操作的定时图。

参照图6，当正常数据输出操作的正常数据输出命令和地址从外部装置被输入到存储装置1100时，数据输出使能信号dout_en被激活，并且可响应于激活的数据输出使能信号dout_en而发起存储装置1100的用于输出数据的内部操作。

存储装置1100在与读取使能信号re_n的激活同步地向外部装置输出正常数据之前执行使用页缓冲器组230读取存储在存储单元阵列100中的正常数据的一部分并且将读取的数据锁存在管道锁存单元2423中的操作。首先，读取使能平面信号re_plane和读取使能管道信号re_pipe基于由控制逻辑300生成的虚拟数据使能信号dummy_en而生成。也就是说，如图6所示，当虚拟数据使能信号dummy_en被激活时，读取使能平面信号re_plane和读取使能管道信号re_pipe可按照连续脉冲的形式生成，或者可被激活。响应于读取使能平面信号re_plane，由页缓冲器组230从存储单元阵列100感测到的正常数据可通过数据线dl<63:0>被输出到图4的复用器单元241。另外，响应于读取使能管道信号re_pipe，通过全局数据线gdl<63:0>从复用器单元241接收到的正常数据可被锁存在图5的管道锁存控制单元242的管道锁存单元2423中。管道锁存单元2423可基于读取使能管道信号re_pipe、第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>锁存通过全局数据线gdl<63:0>接收到的正常数据。

在初始2字节的数据被锁存在管道锁存单元2423中之后，读取使能信号re_n可被激活。读取使能缓冲单元253可通过延迟读取使能信号re_n来生成内部读取使能信号re_int，并且读取使能控制单元252可与内部读取使能信号re_int同步地控制读取使能管道信号re_pipe的激活。锁存在管道锁存控制单元242的管道锁存单元2423中的正常数据与读取使能管道信号re_pipe同步地通过全局数据输出线gdl_out<15:0>被输出到数据输出锁存单元244。此外，与读取使能管道信号re_pipe同步地锁存在数据输出锁存单元244中的正常数据可通过上升沿同步数据输出线rdl_out<7:0>和下降沿同步数据输出线fdl_out<7:0>被发送到数据输出缓冲单元254。锁存在数据输出锁存单元244中的正常数据的一部分可与读取使能管道信号re_pipe的上升沿同步地通过上升沿同步数据输出线rdl_out<7:0>输出，并且锁存在数据输出锁存单元244中的正常数据的剩余部分可与读取使能管道信号re_pipe的下降沿同步地通过下降沿同步数据输出线fdl_out<7:0>输出。

上升时钟信号rclk可与读取使能信号re_n的上升沿同步地切换，并且下降时钟信号fclk可与读取使能信号re_n的下降沿同步地切换。缓冲在数据输出缓冲单元254中的正常数据可与上升时钟信号rclk和下降时钟信号fclk同步地被输出到外部装置。通过上升沿同步数据输出线rdl_out<7:0>被发送到数据输出缓冲单元254的数据可与上升时钟信号rclk同步地被输出到数据输入/输出线dq<7:0>，并且通过下降沿同步数据输出线fdl_out<7:0>被发送到数据输出缓冲单元254的数据可与下降时钟信号fclk同步地被输出到数据输入/输出线dq<7:0>。响应于上升时钟信号rclk和下降时钟信号fclk，数据可按照双倍数据速率(ddr)来输出。

在图6中，加载到数据线dl<63:0>和数据输入/输出线dq<7:0>上的正常数据的值“0100”和“00”是帮助理解正常数据输出操作的示例，但是在实际操作中，可输出正常数据的各种值，而不限于此。另外，数据线dl<63:0>和数据输入/输出线dq<7:0>上的指示“xxxx”和“xx”表示未知值。

图7是描述根据图4的数据输出路径的逻辑数据输出操作的定时图。

参照图7，例示了存储装置1100将4字节的逻辑数据输出到外部装置的操作。当从外部装置输入用于逻辑数据输出操作的逻辑数据输出命令时，逻辑数据输出使能信号logout_en被激活，然后发起逻辑数据输出操作。逻辑数据输出操作的逻辑数据输出命令也被称为“获取特征命令”。

当逻辑数据输出操作被发起时，逻辑数据输出使能信号logout_en被激活，存储在控制逻辑300的寄存器中的逻辑数据根据逻辑数据输出使能信号logout_en的激活，通过逻辑数据线dl_logic<63:0>被发送到复用器单元241。此外，复用器单元241根据mux信号mux_con的激活，通过全局数据线gdl<63:0>将从控制逻辑300接收到的逻辑数据发送到逻辑数据控制单元243。mux信号mux_con的激活可用作指示当前数据输出操作是逻辑数据输出操作的标志信号。

然后，读取使能信号re_n可开始切换，并且读取使能缓冲单元253可通过延迟读取使能信号re_n来生成内部读取使能信号re_int。读取使能控制单元252可响应于内部读取使能信号re_int而生成读取使能逻辑信号re_log。读取使能逻辑信号re_log可与内部读取使能信号re_int同步地被激活。图4的逻辑数据控制单元243可响应于读取使能逻辑信号re_log而生成选择总线信号sel<7:0>。另外，逻辑数据控制单元243可响应于选择总线信号sel<7:0>而通过逻辑数据输出线log_out<15:0>将从复用器单元241接收到的逻辑数据发送到数据输出锁存单元244。

在执行逻辑数据输出操作的同时，读取使能缓冲单元253可执行控制以使得基于逻辑数据输出使能信号logout_en仅激活上升时钟信号rclk和下降时钟信号fclk中的一个。在执行逻辑数据输出操作期间，读取使能缓冲单元253可基于逻辑数据输出使能信号logout_en激活上升时钟信号rclk，并且可保持下降时钟信号fclk停用。停用状态可以是保持恒定值的状态。

数据输出锁存单元244可通过上升沿同步数据输出线rdl_out<7:0>将从逻辑数据控制单元243接收到的逻辑数据发送到数据输出缓冲单元254。数据输出缓冲单元254可与上升时钟信号rclk同步地将通过上升沿同步数据输出线rdl_out<7:0>接收到的逻辑数据通过数据输入/输出线dq<7:0>输出到外部装置。

在图7中，加载到数据线dl<63:0>和数据输入/输出线dq<7:0>上的逻辑数据值“55”和“aa”是帮助理解逻辑数据输出操作的示例，但是在实际操作中，可输出逻辑数据的各种值而不限于此。此外，数据线dl<63:0>和数据输入/输出线dq<7:0>上的“xxxx”和“xx”表示未知值。

存储装置的数据输出操作的操作频率不断增加。因此，在存储装置的数据输出操作期间错误的概率可不断增加，从而使存储装置的可靠性劣化。结果，存储装置的数据输出路径的设计变得越来越重要。参照图4至图6，可使用不同的数据路径来执行正常数据输出操作和逻辑数据输出操作。正常数据可响应于读取使能管道信号re_pipe而通过管道锁存控制单元242输出，并且逻辑数据可响应于读取使能逻辑信号re_log和选择总线信号sel<7:0>而通过逻辑数据控制单元243输出。

图8是描述根据本公开的实施方式的数据输出路径的图。

参照图8，正常数据输出路径和逻辑数据输出路径可彼此共享管道锁存控制单元242'和全局数据输出线gdl_out<15:0>。通过页缓冲器组230输出的正常数据和从控制逻辑300输出的逻辑数据可共享相同的数据路径，直到正常数据和逻辑数据从复用器单元241通过数据输入/输出线dq<7:0>被输出到外部装置。与图4所示的数据输出路径不同，输出路径不包括用于逻辑数据输出操作的单独的逻辑数据控制单元243和单独的逻辑数据输出线log_out<15:0>。另外，图8的管道锁存控制单元242'和全局数据输出线gdl_out<15:0>可执行用于逻辑数据输出操作的功能。

与图4的读取使能控制单元252不同，图8的读取使能控制单元252'可接收逻辑数据输出使能信号logout_en作为输入。读取使能控制单元252'可响应于逻辑数据输出使能信号logout_en和数据输出使能信号dout_en中的至少一个而生成读取使能管道信号re_pipe。在图4至图7所示的数据输出路径和定时控制方法中，读取使能管道信号re_pipe在正常数据输出操作期间与内部读取使能信号re_int同步地被激活，并且在逻辑数据输出操作期间被停用。然而，图8所示的读取使能管道信号re_pipe可响应于逻辑数据输出使能信号logout_en甚至在逻辑数据输出时段期间与内部读取使能信号re_int同步地被激活(和正常数据输出时段一样)。图8的读取使能管道信号re_pipe可在逻辑数据输出操作期间执行图4至图7的读取使能逻辑信号re_log的功能。与图4的读取使能控制单元252不同，图8的读取使能控制单元252'可不生成单独的读取使能逻辑信号rf_log。

图8的管道锁存控制单元242'被用作正常数据输出路径，其与图4的管道锁存控制单元242类似。此外，管道锁存控制单元242'可响应于逻辑数据输出使能信号logout_en而锁存通过全局数据线gdl<63:0>发送的逻辑数据。也就是说，当逻辑数据输出使能信号logout_en被激活时，管道锁存控制单元242'可锁存通过全局数据线gdl<63:0>发送的逻辑数据，并且当读取使能平面信号re_plane被激活时，管道锁存控制单元242'可锁存通过全局数据线gdl<63:0>发送的正常数据。

数据输出锁存单元244'可响应于读取使能管道信号re_pipe而通过上升沿同步数据输出线rdl_out<7:0>和下降沿同步数据输出线fdl_out<7:0>将正常数据发送到数据输出缓冲单元254。此外，数据输出缓冲单元254可与上升时钟信号rclk和下降时钟信号fclk同步地通过数据输入/输出线dq<7:0>将正常数据输出到外部装置。在一个实施方式中，数据输出锁存单元244'可与读取使能管道信号re_pipe的上升沿同步地通过上升沿同步数据输出线rdl_out<7:0>发送正常数据的一部分，并且可与读取使能管道信号re_pipe的下降沿同步地通过下降沿同步数据输出线fdl_out<7:0>将正常数据的剩余部分发送到数据输出缓冲单元254。此外，数据输出缓冲单元254可与上升时钟信号rclk和下降时钟信号fclk同步地通过数据输入/输出线dq<7:0>将正常数据输出到外部装置。上升沿同步数据输出线rdl_out<7:0>和下降沿同步数据输出线fdl_out<7:0>可被包括在图2的列线cl中。

数据输出锁存单元244'可与读取使能管道信号re_pipe同步地通过上升沿同步数据输出线rdl_out<7:0>将逻辑数据发送到数据输出缓冲单元254。数据输出锁存单元244'可与读取使能管道信号re_pipe的上升沿同步地通过上升沿同步数据输出线rdl_out<7:0>将逻辑数据发送到数据输出缓冲单元254。此外，数据输出缓冲单元254可与上升时钟信号rclk同步地将通过上升沿同步数据输出线rdl_out<7:0>接收到的逻辑数据通过数据输入/输出线dq<7:0>输出到外部装置。逻辑数据可以不通过下降沿同步数据输出线fdl_out<7:0>，并且下降时钟信号fclk可保持在停用状态。正常数据可按双倍数据速率(ddr)输出，而逻辑数据可按单倍数据速率(sdr)输出。因此，与正常数据相比，逻辑数据可在数据输出操作中具有更大的定时余量。

由于已经参照图4描述了命令/地址控制单元251、读取使能缓冲单元253和数据输出缓冲单元254的配置和操作，因此将省略其详细描述。

图9是例示管道锁存控制单元242'的图。

参照图9，管道锁存控制单元242'可包括选通信号生成单元2421、管道控制单元2422'、管道锁存单元2423和脉冲生成单元2424。与图4的管道锁存控制单元242不同，图9可另外包括脉冲生成单元2424。脉冲生成单元2424被配置为执行逻辑数据输出操作，并且可响应于逻辑数据输出使能信号logout_en而生成逻辑数据管道输入信号pin_log。逻辑数据管道输入信号pin_log可以是用于根据逻辑数据输出使能信号logout_en的激活生成脉冲的信号。

图9的管道控制单元2422'可在正常数据输出操作期间基于由选通信号生成单元2421生成的数据线选通信号dl_strobe<3:0>生成第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>。在正常数据输出操作期间，逻辑数据管道输入信号pin_log可被停用。

管道控制单元2422'可在逻辑数据输出操作期间响应于逻辑数据管道输入信号pin_log而改变第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>的值。例如，第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>中的每一个的较低1位的值可响应于逻辑数据管道输入信号pin_log的脉冲而改变。在逻辑数据输出操作期间，数据线选通信号dl_strobe<3:0>可被停用。

管道锁存单元2423可响应于读取使能管道信号re_pipe而通过全局数据输出线gdl_out<15:0>输出通过全局数据线gdl<63:0>发送的正常数据和/或逻辑数据。如上所述，与图4至图7不同，图8和图9的读取使能管道信号re_pipe可在正常数据输出操作和逻辑数据输出操作期间被激活。

以上参照图8和图9描述的数据输出路径中的正常数据输出路径和信号控制方法与以上参照图4至图7描述的正常数据输出路径和信号控制方法基本相同。因此，将省略其详细描述。

图10是描述根据图8和图9的数据输出路径的逻辑数据输出操作的定时图。

参照图10，例示了将4字节的逻辑数据输出到外部装置的操作。当从外部装置输入用于逻辑数据输出操作的逻辑数据输出命令时，逻辑数据输出使能信号logout_en被激活，并且逻辑数据输出操作被发起。根据逻辑数据输出使能信号logout_en的激活，存储在控制逻辑300的寄存器中的逻辑数据通过逻辑数据线dl_logic<63:0>被发送到复用器单元241。此外，复用器单元241根据mux信号mux_con的激活，通过全局数据线gdl<63:0>将从控制逻辑300接收到的逻辑数据发送到管道锁存控制单元242'。

如以上参照图9所述，逻辑数据管道输入信号pin_log根据逻辑数据输出使能信号logout_en的激活而生成。逻辑数据管道输入信号pin_log可以是根据逻辑数据输出使能信号logout_en的激活而生成的脉冲信号。

根据逻辑数据管道输入信号pin_log的激活，可改变第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>的值。通过全局数据线gdl<63:0>输入的逻辑数据可基于第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>被发送到全局数据输出线gdl_out<15:0>。在读取使能信号re_n被激活之前，逻辑数据管道输入信号pin_log的激活使得存储在控制逻辑300中的逻辑数据的一部分能够被提前发送到全局数据输出线gdl_out<15:0>。

在逻辑数据输出操作期间，通过全局数据输出线gdl_out<15:0>当中的8位传送总线发送的逻辑数据被忽略，即，处于“无关”状态，并且可仅使用剩余8位传送总线来发送逻辑数据。例如，逻辑数据可通过全局数据输出线gdl_out<15:0>当中的较低8位传送总线来发送，并且可以不通过全局数据输出线gdl_out<15:0>当中的较高8位传送总线来发送。

当读取使能信号re_n被激活时，通过全局数据输出线gdl_out<15:0>发送的逻辑数据可与读取使能管道信号re_pipe同步地被传送到数据输出缓冲单元254。锁存在数据输出锁存单元244'中的逻辑数据可通过上升沿同步数据输出线rdl_out<7:0>和下降沿同步数据输出线fdl_out<7:0>中的任何一个来发送。例如，通过全局数据输出线gdl_out<15:0>当中的较低8位传送总线发送的逻辑数据可与读取使能管道信号re_pipe的上升沿同步地通过上升沿同步数据输出线rdl_out<7:0>被传送到数据输出缓冲单元254。逻辑数据可不通过下降沿同步数据输出线fdl_out<7:0>来发送。

通过上升沿同步数据输出线rdl_out<7:0>发送到数据输出缓冲单元254的逻辑数据可与上升时钟信号rclk同步地通过数据输入/输出线dq<7:0>被输出到外部装置。而且，下降时钟信号fclk可保持在停用状态。

在一个实施方式中，逻辑数据可通过全局数据输出线gdl_out<15:0>当中的较高8位传送总线被发送到数据输出锁存单元244'。通过全局数据输出线gdl_out<15:0>当中的较高8位总线发送到数据输出锁存单元244'的逻辑数据可与读取使能管道信号re_pipe的下降沿同步地通过下降沿同步数据输出线fdl_out<7:0>被传送到数据输出缓冲单元254。此外，通过下降沿同步数据输出线fdl_out<7:0>传送到数据输出缓冲单元254的逻辑数据可与下降时钟信号fclk同步地通过数据输入/输出线dq<7:0>被输出到外部装置。上升时钟信号rclk可保持在停用状态。

在图10中，加载到数据线dl<63:0>和数据输入/输出线dq<7:0>上的逻辑数据的值“55”和“aa”是帮助理解逻辑数据输出操作的示例，但是在实际操作中，可输出逻辑数据的各种值，而不限于此。另外，数据线dl<63:0>和数据输入/输出线dq<7:0>上的指示“xxxx”和“xx”表示未知值。

如以上参照图8至图10所述，当正常数据输出路径和逻辑数据输出路径被共享时，可在高速数据输出操作中获得更高的可靠性。逻辑数据输出路径可不与正常数据输出路径分开配置，并且可使用正常数据输出路径输出逻辑数据，使得数据输出路径可被简化，结果，更可靠的定时控制可以是可能的。

图11是例示管道锁存控制单元242'的图。

参照图11，管道锁存控制单元242'的脉冲生成单元2424”可响应于逻辑数据输出使能信号logout_en而生成第一逻辑数据管道输入信号pin_log1和第二逻辑数据管道输入信号pin_log2。第一逻辑数据管道输入信号pin_log1可使用与图9和图10的逻辑数据管道输入信号pin_log相同的方法来生成。此外，第二逻辑数据管道输入信号pin_log2可通过对第一逻辑数据管道输入信号pin_log1进行时间延迟来生成。存储装置1100可使用第一逻辑数据管道输入信号pin_log1和第二逻辑数据管道输入信号pin_log2来输出8字节逻辑数据。也就是说，可响应于第一逻辑数据管道输入信号pin_log1输出4字节逻辑数据，并且可响应于第二逻辑数据管道输入信号pin_log2输出剩余4字节逻辑数据。

在逻辑数据输出操作期间，管道锁存控制单元242'的管道控制单元2422”可基于第一逻辑数据管道输入信号pin_log1控制第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>中的每一个的任意一位的值，并且可基于第二逻辑数据管道输入信号pin_log2控制第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>中的每一个的附加位的值。例如，在逻辑数据输出操作期间，当i为1时，管道控制单元2422”可基于第一逻辑数据管道输入信号pin_log1控制第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>中的每一个的较低位的值，并且可基于第二逻辑数据管道输入信号pin_log2控制第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>中的每一个的较高位的值。

管道锁存单元2423可响应于第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>而锁存通过全局数据线gdl<63:0>发送的逻辑数据。此外，管道锁存单元2423可与读取使能管道信号re_pipe同步地通过全局数据输出线gdl_out<15:0>输出锁存的逻辑数据。

图12是描述根据图8和图11的数据输出路径的逻辑数据输出操作的定时图。

参照图12，例示了用于将8字节逻辑数据输出到外部装置的操作。当从外部装置输入用于逻辑数据输出操作的逻辑数据输出命令时，逻辑数据输出使能信号logout_en被激活，并且逻辑数据输出操作被发起。根据逻辑数据输出使能信号logout_en的激活，存储在控制逻辑300的寄存器中的逻辑数据通过逻辑数据线dl_logic<63:0>被发送到复用器单元241。另外，复用器单元241根据mux信号mux_con的激活，通过全局数据线gdl<63:0>将从控制逻辑300接收到的逻辑数据发送到管道锁存控制单元242'。

如以上参照图11所述，第一逻辑数据管道输入信号pin_log1可根据逻辑数据输出使能信号logout_en的激活而生成，第二逻辑数据管道输入信号pin_log2可通过对第一逻辑数据管道输入信号pin_log1进行时间延迟而生成。如上所述，可通过生成第一逻辑数据管道输入信号pin_log1和第二逻辑数据管道输入信号pin_log2来输出8字节逻辑数据。也就是说，可响应于第一逻辑数据管道输入信号pin_log1输出4字节逻辑数据，并且可响应于第二逻辑数据管道输入信号pin_log2输出剩余4字节逻辑数据。第一逻辑数据管道输入信号pin_log1可以是根据逻辑数据输出使能信号logout_en的激活而生成的脉冲信号。

通过激活第一逻辑数据管道输入信号pin_log1，管道控制单元2422”可改变第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>中的每一个的较低位的值。通过激活第二逻辑数据管道输入信号pin_log2，管道控制单元2422”可基于数据线选通信号dl_strobe<3:0>改变第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>中的每一个的附加位的值。此外，管道锁存单元2423可基于第一管道输入信号pin_0<i:0>、第二管道输入信号pin_1<i:0>、第三管道输入信号pin_2<i:0>和第四管道输入信号pin_3<i:0>锁存通过全局数据线gdl<63:0>输入的逻辑数据。

锁存在管道锁存单元2423中的逻辑数据可与读取使能管道信号re_pipe同步地加载到全局数据输出线gdl_out<15:0>上。通过全局数据输出线gdl_out<15:0>当中的较高8位传送总线发送的数据可被忽略，即，处于“无关”状态。逻辑数据可仅使用全局数据输出线gdl_out<15:0>当中的较低8位传送总线来发送。

当读取使能信号re_n被激活时，数据输出锁存单元244'可与读取使能管道信号re_pipe同步地通过上升沿同步数据输出线rdl_out<7:0>和下降沿同步数据输出线fdl_out<7:0>中的任意一个将逻辑数据发送到数据输出缓冲单元254。例如，通过全局数据输出线gdl_out<15:0>当中的较低8位传送总线发送的逻辑数据可与读取使能管道信号re_pipe的上升沿同步地通过上升沿同步数据输出线rdl_out<7:0>被传送到数据输出缓冲单元254。

通过上升沿同步数据输出线rdl_out<7:0>传送到数据输出缓冲单元254的逻辑数据可与上升时钟信号rclk同步地通过数据输入/输出线dq<7:0>被输出到外部装置。下降时钟信号fclk可保持在停用状态。逻辑数据可相对于读取使能信号re_n以单倍数据速率(sdr)输出。

在一个实施方式中，逻辑数据可通过全局数据输出线gdl_out<15:0>当中的较高8位传送总线被发送到数据输出锁存单元244'。通过全局数据输出线gdl_out<15:0>当中的较高8位传送总线发送到数据输出锁存单元244'的逻辑数据可与读取使能管道信号re_pipe的下降沿同步地通过下降沿同步数据输出线fdl_out<7:0>被传送到数据输出缓冲单元254。此外，通过下降沿同步数据输出线fdl_out<7:0>传送到数据输出缓冲单元254的逻辑数据可与下降时钟信号fclk同步地通过数据输入/输出线dq<7:0>被输出到外部装置。上升时钟信号rclk可保持在停用状态。

在图12中，加载到数据线dl<63:0>和数据输入/输出线dq<7:0>上的逻辑数据值“55”和“aa”是帮助理解逻辑数据输出操作的示例，但是在实际操作中，可输出逻辑数据的各种值而不限于此。此外，数据线dl<63:0>和数据输入/输出线dq<7:0>上的“xxxx”和“xx”表示未知值。

图13是例示包括图2所示的存储装置在内的存储系统的实施方式的图。

参照图13，存储系统30000可被实施在蜂窝电话、智能电话、平板pc、个人数字助理(pda)或无线通信装置中。存储系统30000可包括存储装置1100和能够控制存储装置1100的操作的存储控制器1200。存储控制器1200可在处理器3100的控制下控制存储装置1100的数据访问操作，例如编程操作、擦除操作或读取操作。

在存储装置1100中编程的数据可在存储控制器1200的控制下通过显示器3200输出。

无线电收发器3300可通过天线ant发送和接收无线电信号。例如，无线电收发器3300可将通过天线ant接收到的无线电信号改变为可在处理器3100中处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并且将处理后的信号发送到存储控制器1200或显示器3200。存储控制器1200可将处理器3100处理后的信号编程到存储装置1100。此外，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并且通过天线ant将改变后的无线电信号输出到外部装置。输入装置3400可被用于输入用于控制处理器3100的操作的控制信号或要由处理器3100处理的数据。输入装置3400可被实现为诸如触摸板或计算机鼠标这样的指点装置、小键盘或键盘。处理器3100可控制显示器3200的操作，使得从存储控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据通过显示器3200输出。

在一个实施方式中，能够控制存储装置1100的操作的存储控制器1200可被实现为处理器3100的一部分或者被实现为与处理器3100分开提供的芯片。

图14是例示包括图2所示的存储装置在内的存储系统的实施方式的图。

参照图14，存储系统40000可被实施在个人计算机、平板pc、上网本、电子阅读器、个人数字助理(pda)、便携式多媒体播放器(pmp)、mp3播放器或者mp4播放器中。

存储系统40000可包括存储装置1100和能够控制存储装置1100的数据处理操作的存储控制器1200。

处理器4100可根据从输入装置4200输入的数据通过显示器4300输出存储装置1100中存储的数据。例如，输入装置4200可被实现为诸如触摸板或计算机鼠标这样的指点装置、小键盘或键盘。

处理器4100可控制存储系统40000的整体操作并控制存储控制器1200的操作。在一个实施方式中，能够控制存储装置1100的操作的存储控制器1200可被实现为处理器4100的一部分或者被实现为与处理器4100分开提供的芯片。

图15是例示包括图2所示的存储装置在内的存储系统的实施方式的图。

参照图15，存储系统50000可被实施在图像处理装置(例如，数码相机、设置有数码相机的便携式电话、设置有数码相机的智能电话或设置有数码相机的平板pc)中。

存储系统50000可包括存储装置1100和能够控制存储装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储控制器1200。

存储系统50000的图像传感器5200可将光学图像转换为数字信号。转换后的数字信号可被发送到处理器5100或存储控制器1200。在处理器5100的控制下，转换后的数字信号可通过显示器5300输出或者通过存储控制器1200存储在存储装置1100中。存储在存储装置1100中的数据可在处理器5100或存储控制器1200的控制下通过显示器5300输出。

在一个实施方式中，能够控制存储装置1100的操作的存储控制器1200可被实现为处理器5100的一部分或者被实现为与处理器5100分开提供的芯片。

图16是例示包括图2所示的存储装置在内的存储系统的实施方式的图。

参照图16所示，存储系统70000可被实施在存储卡或智能卡中。存储系统70000可包括存储装置1100、存储控制器1200和卡接口7100。

存储控制器1200可控制存储装置1100与卡接口7100之间的数据交换。在一个实施方式中，卡接口7100可以是安全数字(sd)卡接口或多媒体卡(mmc)接口，但是不限于此。

卡接口7100可根据主机60000的协议在主机60000与存储控制器1200之间进行接口数据交换。在一个实施方式中，卡接口7100可支持通用串行总线(usb)协议和芯片间(ic)-usb协议。卡接口可以指能够支持主机60000使用的协议的硬件、安装在硬件中的软件或者信号传输方法。

当存储系统70000连接到诸如pc、平板pc、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒这样的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和存储控制器1200与存储装置1100进行数据通信。

本公开可通过对存储装置和用于操作存储装置的方法的数据输出电路中的正常数据输出路径和逻辑数据输出路径及与其有关的控制信号进行优化来提高存储装置的数据输出操作的可靠性。

本文已经公开了实施方式的示例，并且尽管使用了特定术语，但是仅以一般和描述性的意义来使用和解释这些术语，而不是为了限制的目的。在一些情况下，对于在提交本申请时的本领域普通技术人员来说显而易见的是，除非另外具体指出，否则与特定实施方式结合描述的特征、特性和/或元件可单独使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将会理解，在不脱离如所附权利要求书中阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。

相关申请的交叉引用

本申请要求于2017年5月17日提交的韩国专利申请no.10-2017-0061242的优先权，该韩国专利申请的全部公开内容通过引用并入本文。