微控制器及其操作方法以及具有该微控制器的存储系统与流程

本公开的各个示例性实施方式总体上涉及电子装置。特别地，所述实施方式涉及微控制器、包括该微控制器的存储系统以及用于操作该微控制器的方法。

背景技术：

计算机环境典范最近已经转变为无处不在的计算，这使得计算系统能够被随时随地使用。结果，诸如移动电话、数码相机、膝上型计算机等这样的便携式电子装置的使用已经迅速增加。这些便携式电子装置通常使用具有用于存储数据的一个或更多个存储器件(即，数据存储器件)的存储系统。数据存储器件可被用作便携式电子装置的主存储器件或辅助存储器件。

因为没有机械驱动部件，所以存储系统提供优异的稳定性和耐用性、高信息访问速度和低功耗。具有这些优点的存储系统的示例包括通用串行总线(usb)存储器件、具有各种接口的存储卡、固态驱动器(ssd)等。

技术实现要素：

实施方式提供了能够通过检测存储在微控制器中的rom数据的错误来提高存储系统的可靠性的微控制器、具有该微控制器的存储系统以及用于操作该微控制器的方法。

根据本公开的一方面，提供了一种存储系统，该存储系统包括：半导体存储器件，该半导体存储器件在测试操作中对存储在微控制器中的rom数据执行扫描操作，并且将所述扫描操作的结果作为状态输出信号输出；以及控制器，该控制器被配置成使用所述状态输出信号来确定所述rom数据中是否存在错误。

根据本公开的一方面，提供了一种微控制器，该微控制器包括：控制逻辑，该控制逻辑被配置成存储rom数据并响应于从外部输入的命令而输出用于控制内部电路的控制信号；rom数据分割器，该rom数据分割器被配置成在测试操作中以设置的数据大小对所述rom数据进行分割和存储，并且依次输出所存储的分割数据；rom数据扫描器，该rom数据扫描器被配置成通过对从所述rom数据分割器输出的数据执行扫描操作来输出rom数据扫描信号；以及输出电路，该输出电路被配置成输出所述rom数据扫描信号。

根据本公开的一方面，提供了一种用于操作微控制器的方法，该方法包括以下步骤：响应于测试模式启用信号而读取存储在rom中的rom数据；根据设置的数据大小来分割所读取的rom数据；通过依次扫描所分割的rom数据来检测错误；以及将检测所述错误的结果作为状态输出信号输出。

附图说明

现在将参照附图在下文中更充分地描述示例实施方式；然而，这些实施方式可按不同的形式实施，而不应该被理解为限于本文中阐述的实施方式。相反，提供这些实施方式，使得本公开将是彻底和完整的，并且将向本领域技术人员充分地传达示例实施方式的范围。

在附图中，为了例示的清晰起见，可夸大尺寸。应该理解，当一个元件被称为“在”两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者还可以存在一个或更多个中间元件。相似的参考标号始终指代相似的元件。

图1是例示根据本公开的实施方式的存储系统的框图。

图2是例示图1中示出的半导体存储器件的框图。

图3是例示图2中示出的微控制器的框图。

图4是例示图3中示出的主微控制器的框图。

图5是例示图4的程序计数器的框图。

图6是例示图3中示出的rom数据分割器的配置图。

图7是例示根据本公开的实施方式的微控制器的测试操作的信号的波形图。

图8是例示根据本公开的实施方式的微控制器的测试操作的流程图。

图9是例示存储系统的另一个实施方式的框图。

图10是例示图9的存储系统的应用示例的框图。

图11是例示包括参照图10描述的存储系统的计算系统的框图。

具体实施方式

在下面的详细描述中，已经示出并描述了本公开的仅一些示例性实施方式。如本领域技术人员将认识到的，在不脱离本公开的精神和范围的情况下，可以按照各种不同的方式来修改所描述的实施方式。因此，附图和说明书将被视为是例示性的，而非限制性的。

在整个说明书中，当一个元件被称为正“连接”或“联接”到另一个元件时，该元件可以直接连接或联接到另一个元件或者间接连接或联接到另一个元件，在该元件与所述另一个元件之间插入有一个或更多个中间元件的情况下。另外，当一个元件被称为“包括”一个组件时，这指示该元件还可以包括另一个组件，而不是排除另一个组件，除非存在不同的公开。

图1是例示根据本公开的实施方式的存储系统300的框图。

参照图1，存储系统300可以包括半导体存储器件100和控制器200，控制器200用于响应于来自主机的请求而控制半导体存储器件100的操作。

半导体存储器件100可以响应于从控制器200接收到的命令cmd、地址信号add和数据data而对包括在存储块中的页中的存储单元执行编程操作，或者响应于从控制器200接收到的命令和地址信号而对存储块执行读取操作。

半导体存储器件100可以包括微控制器120。微控制器120可以存储与编程操作、读取操作和擦除操作的算法对应的只读存储器(rom)数据。微控制器120还可以控制半导体存储器件100的外围电路，以根据从控制器200输入的命令cmd和所存储的rom数据来对存储块中包括的存储单元执行编程操作、读取操作或擦除操作。

另外，在测试操作中，根据本公开的实施方式的微控制器120可以读取存储在微控制器120中的rom数据，检查所读取的rom数据中是否存在数据错误，以使用循环冗余校验(crc)方法来检测数据错误，并且将检查结果作为状态输出信号sr_out<7:0>输出。

控制器200可以根据对于半导体存储器件100被接收的状态输出信号sr_out<7:0>来检查在半导体存储器件100的微控制器120中所存储的rom数据中是否存在错误，并且基于确定的结果来确定是否使用半导体存储器件100。

图2是例示图1中示出的半导体存储器件的框图。

参照图2，根据本公开的实施方式的半导体存储器件100可以包括：存储单元阵列110，该存储单元阵列110包括第一存储块mb1至第m存储块mbm；以及外围电路peri，该外围电路peri被配置成对包括在存储块mb1至mbm的所选择的页中的存储单元执行编程操作和读取操作。外围电路peri可以包括微控制器120、电压供应电路130、页缓冲器组140、列解码器150和输入/输出电路160。虽然图2例示了微控制器120被包括在外围电路peri中，但是本公开不限于此。也就是说，微控制器120可以不被包括在外围电路peri中，而是可以被配置成控制外围电路peri。

微控制器120响应于通过输入/输出电路160从外部输入的命令cmd而输出用于产生执行编程操作、读取操作或擦除操作所需的电压的电压控制信号vcon，并且根据操作的类型来输出用于控制页缓冲器组140中包括的页缓冲器pb1至pbk的pb控制信号pbcon。另外，微控制器120响应于通过输入/输出电路160从外部输入的地址信号add而输出行地址信号radd和列地址信号cadd。

另外，在测试操作中，微控制器120读取存储在微控制器120中的rom数据，检查所读取的rom数据中是否存在错误以检测错误，并且将检查的结果作为输出信号sr_out<7:0>输出。

电压供应电路130响应于微控制器120的电压控制信号vcon而将对存储单元执行编程操作、读取操作或擦除操作所需的操作电压供应到所选择的存储块的包括漏选择线、字线和源选择线的局部线wl。电压供应电路130可以包括电压产生电路和行解码器。

电压供应电路130的电压产生电路响应于微控制器120的电压控制信号vcon而将执行存储单元的编程操作、读取操作或擦除操作所需的操作电压输出到全局线。

电压供应电路130的行解码器将全局线连接到局部线wl，使得由电压产生电路输出到全局线的操作电压能够被传送到存储单元阵列110中的所选择的存储块的局部线wl。

页缓冲器组230可以包括分别通过位线bl1至blk与存储单元阵列110联接的多个页缓冲器pb1至pbk。页缓冲器组140的页缓冲器pb1至pbk可以根据输入数据对位线bl1至blk进行选择性预充电，以响应于微控制器120的pb控制信号pbcon而将数据存储在存储单元中，或者可以感测位线bl1至blk的电压，以便从存储单元读取数据。

列解码器150响应于从微控制器120输出的列地址信号cadd而选择包括在页缓冲器组140中的页缓冲器pb1至pbk。也就是说，列解码器150响应于列地址信号cadd而依次将要存储在存储单元中的数据传送到页缓冲器pb1至pbk。另外，列解码器740响应于列地址信号cadd而依次选择页缓冲器pb1至pbk，使得存储单元的在读取操作中被锁存到页缓冲器pb1至pbk的数据可以被输出到外部。

输入/输出电路160在微控制器120的控制下将数据传送到列解码器150，以将从外部输入的要在编程操作中存储在存储单元中的数据data输入到页缓冲器组140。当列解码器150将从输入/输出电路160传送的数据data传送到页缓冲器组140的页缓冲器pb1至pbk时，页缓冲器pb1至pbk可以将输入数据存储在其锁存电路中。在读取操作中，输入/输出电路160通过列解码器150输出从页缓冲器组140的页缓冲器pb1至pbk传送的数据data。

此外，输入/输出电路160向图1的控制器200输出在测试操作中从微控制器120输出的状态输出信号sr_out<7:0>。

图3是例示图2中示出的微控制器120的框图。

参照图3，微控制器120可以包括控制逻辑121、测试模式使能器122、rom数据分割器123、微时钟发生器124、时钟周期控制器125、rom数据扫描器126、状态寄存器127和输出电路128。

控制逻辑121可以包括至少一个控制电路。在本公开的实施方式中，将描述控制逻辑121包括两个控制电路(即，主微控制器121a和辅微控制器121b)的情况。

主微控制器121a输出用于控制图2的外围电路peri(例如，电压供应电路130和页缓冲器组140)的电压控制信号vcon和pb控制信号pbcon，以执行与向其输入的命令cmd对应的操作，并且响应于地址信号add而输出行地址信号radd和列地址信号cadd。

当在主微控制器121a的操作期间输入新命令cmd时，辅微控制器121b可以输出电压控制信号vcon和pb控制信号pbcon，使得执行与新命令cmd对应的操作。

另外，在微控制器120的测试操作中，控制逻辑121读取并输出分别存储在主微控制器121a和辅微控制器121b中的rom数据romdata<31:0>和辅rom数据romdata_sub<15:0>。

在微控制器120的测试操作中，测试模式使能器122生成并输出测试启用信号tm_mc_en，并且输出用于控制将基于测试操作的结果而输出的状态输出信号sr_out<7:0>的测试模式扫描输出信号tm_rom_crc_sr_out。

根据本公开的实施方式的测试模式使能器122可以在加电重置操作之后、在微控制器重置操作之后或者当主机请求测试操作时被启用。

在微控制器120的测试操作中，rom数据分割器123接收分别存储在控制逻辑121的主微控制器121a和辅微控制器121b中的rom数据romdata<31:0>和辅rom数据romdata_sub<15:0>，并且通过根据所设置的数据分割大小分割rom数据romdata<31:0>和辅rom数据romdata_sub<15:0>来输出主数据main_data<7:0>和辅数据sub_data<7:0>。rom数据分割器123可以依次输出主数据main_data<7:0>和辅数据sub_data<7:0>。

微时钟发生器124在半导体存储器件的操作中生成并输出具有特定周期的微时钟mc_ck，并且时钟周期控制器125通过根据由rom数据分割器123所设置的数据分割大小使用微时钟mc_ck选择多个时钟周期x4、x2和x1当中的一个时钟周期来生成并输出扫描时钟clk_scan。例如，随着所设置的数据分割大小变得更大，时钟周期控制器125可以生成并输出具有更短的时钟周期的扫描时钟clk_scan。随着所设置的数据分割大小变得更小，时钟周期控制器125可以生成并输出具有更长的时钟周期的扫描时钟clk_scan。

rom数据扫描器126通过响应于扫描时钟clk_scan而对从rom数据分割器123依次发送的主数据main_data<7:0>和辅数据sub_data<7:0>执行扫描操作来对多个数据组执行错误检测操作。通过错误检测操作，rom数据扫描器126使用crc方法检查多个数据组中是否存在数据错误以检测数据错误，并且将检查的结果输出作为rom数据扫描信号rom_crc_out<1:0>输出。可以使用例如crc32码来执行crc。例如，当主数据main_data<7:0>或辅数据sub_data<7:0>中不包括任何错误时，可以输出第一rom数据扫描信号rom_crc_sr<0>。当主数据main_data<7:0>或辅数据sub_data<7:0>中包括错误时，可以输出第二rom数据扫描信号rom_crc_sr<1>。

状态寄存器127存储半导体存储器件100的状态检查操作的结果，并且将结果作为内部状态输出信号ci_sr_out<7:0>输出。

输出电路128可以响应于微控制器120的rom数据测试操作中的测试模式扫描输出信号tm_rom_crc_sr_out而对内部状态输出信号ci_sr_out<7:0>中的rom数据扫描信号rom_crc_out<1:0>进行轮询，并且将轮询信号作为状态输出信号sr_out<7:0>输出。

图4是例示图3中示出的主微控制器121a的框图。

根据本公开的实施方式的图3的主微控制器121a和辅微控制器121b的结构和操作彼此相似。因此，为了便于描述，将代表性地描述主微控制器121a，并且在本文中将省略重复的描述。

参照图4，主微控制器121a可以包括程序计数器121a_1、rom121a_2和胶合逻辑121a_3。

程序计数器121a_1响应于半导体存储器件的程序操作、读取操作或擦除操作中的命令cmd和跳转/调用信号jump/call而输出增加预定数量的计数信号count，并且响应于微控制器120的测试操作中的测试启用信号tm_mc_en而输出增加1的计数信号count。

rom121a_2存储与半导体存储器件的编程操作、读取操作和擦除操作的算法对应的多个rom数据，并且响应于计数信号count而输出多个所存储的rom数据romdata<31:0>。另外，rom121a_2响应于在微控制器120的测试操作中增加1的计数信号count而输出多个所存储的rom数据romdata<31:0>。此时，rom121a_2可以响应于增加1的计数信号count而读取与从起始地址到最后地址的地址对应的所有rom数据romdata<31:0>，并且依次输出所读取的rom数据。

胶合逻辑121a_3可以响应于在半导体存储器件的编程操作、读取操作或擦除操作中从rom121a_2输出的rom数据romdata<31:0>而输出电压控制信号vocn和pb控制信号pbcon，并且响应于地址信号add而输出行地址信号radd和列地址信号cadd。

图5是例示图4的程序计数器121a_1的框图。

参照图5，程序计数器121a_1可以包括选择电路121a_1a和rom地址计数器121a_1b。

选择电路121a_1a可以响应于测试启用信号tm_mc_en而选择并输出与第一个计数值(例如，0)和最后一个计数值(例如，01)对应的测试信号0,01或者用于调用与对应于命令的算法对应的计数值的跳转/调用信号jump/call。例如，选择电路121a_1a可以在半导体存储器件的编程操作、读取操作或擦除操作中选择并输出跳转/调用信号jump/call，并且在半导体存储器件的测试操作中选择并输出测试信号0,01。

响应于从选择电路121a_b输出的信号，rom地址计数器121a_1b输出计数信号count。例如，rom地址计数器121a_1b响应于半导体存储器件的编程操作、读取操作或擦除操作中的跳转/调用信号jump/call而输出从特定计数值依次增加的计数信号。此时，特定计数值根据半导体存储器件的编程操作、读取操作或擦除操作而改变。响应于半导体存储器件的测试操作，rom地址计数器121a_1b输出从0增加1的计数信号count。

rom地址计数器121a_1b接收当前计数信号count并且将计数信号count增加1以输出新的计数信号count。

图6是例示图3中示出的rom数据分割器123的配置图。

参照图6，rom数据分割器123可以包括主rom数据分割器123a和辅rom数据分割器123b。

主rom数据分割器123a可以包括多个寄存器，例如，第一寄存器a至第四寄存器d。第一寄存器a至第四寄存器d可以将从主控制器121a输出的多个rom数据romdata<31:0>分割成具有所设置的数据大小的数据组，并且存储所分割的相应数据组。例如，在本公开的实施方式中，第一数据组romdata<7:0>可以被存储在第一寄存器a中，第二数据组romdata<15:8>可以被存储在第二寄存器b中，第三数据组romdata<23:16>可以被存储在第三寄存器c中，并且第四数据组romdata<31:24>可以被存储在第四寄存器d中。第一寄存器a至第四寄存器d响应于扫描状态信号scan_state<3:0>而将分别存储在第一寄存器a至第四寄存器d中的rom数据作为主数据main_data<7:0>输出。在这种情况下，第一寄存器a至第四寄存器d依次执行数据输出操作。

辅rom数据分割器123b可以包括多个寄存器，例如，第五寄存器e和第六寄存器f。第五寄存器e和第六寄存器f可以将从辅微控制器121a输出的多个rom数据romdata_sub<15:0>分割成具有所设置的数据大小的数据组，并且存储所分割的相应数据组。例如，在本公开的实施方式中，第一辅数据组romdata_sub<7:0>可以被存储在第五寄存器e中，并且第二辅数据组romdata_sub<15:8>可以被存储在第六寄存器f中。

第五寄存器e和第六寄存器f响应于辅扫描状态信号scan_state_sub<1:0>而将分别存储在第五寄存器e和第六寄存器f中的rom数据作为辅数据sub_data<7:0>输出。在这种情况下，第五寄存器e和第六寄存器f依次执行数据输出操作。

主rom数据分割器123a和辅rom数据分割器123b基于相同的数据大小来分割并存储rom数据和辅rom数据。

另外，在微控制器的测试操作中，主rom数据分割器123a和辅rom数据分割器123b可以被依次选定以执行数据输出操作。

图7是例示根据本公开的实施方式的微控制器120的测试操作的信号的波形图。

图8是例示根据本公开的实施方式的微控制器120的测试操作的流程图。

将参照图1至图8如下地描述根据本公开的实施方式的微控制器120的测试操作。

在加电重置操作中，在微控制器120的重置操作中，或者当从主机请求测试操作时，测试模式使能器122被启用以在步骤s710中生成并输出测试启用信号tm_mc_en。

在步骤s720中，在微控制器120的测试操作中，微控制器120的控制逻辑121读取并输出分别存储在主微控制器121a和辅微控制器121b中的rom数据romdata<31:0>和辅rom数据romdata_sub<15:0>。此时，主微控制器121a和辅微控制器121b响应于增加1的计数信号count而分别读取并输出与从起始地址到最后地址的地址对应的所有rom数据romdata<31:0>和所有辅rom数据romdata_sub<15:0>。

在步骤s730中，rom数据分割器123以设置的数据大小对从控制逻辑121输出的rom数据romdata<31:0>和辅rom数据romdata_sub<15:0>进行分割和存储，并且响应于扫描状态信号scan_state<3:0>或辅扫描状态信号scan_state_sub<1:0>而将所分割并存储的rom数据和辅rom数据作为主数据main_data<7:0>或辅数据sub_data<7:0>输出。

rom数据扫描器126通过响应于扫描时钟clk_scan而对从rom数据分割器123依次发送的主数据main_data<7:0>和辅数据sub_data<7:0>执行扫描操作来对多个数据组执行错误检测操作。错误检测操作使用crc方法来检查多个数据组中是否存在数据错误以检测数据错误，并且将检查的结果输出作为rom数据扫描信号rom_crc_out<1:0>输出。可以使用例如crc32码来执行crc。例如，在步骤s740中，当主数据main_data<7:0>和辅数据sub_data<7:0>中不包括任何错误时，可以输出第一rom数据扫描信号rom_crc_sr<0>。在步骤s740中，当主数据main_data<7:0>和辅数据sub_data<7:0>中包括错误时，可以输出第二rom数据扫描信号rom_crc_sr<1>。

输出电路128可以响应于测试模式扫描输出信号tm_rom_crc_sr_out而对内部状态输出信号ci_sr_out<7:0>中的rom数据扫描信号rom_crc_out<1:0>进行轮询，并且将轮询的信号作为状态输出信号sr_out<7:0>输出。状态输出信号sr_out<7:0>通过输入/输出电路160被发送到控制器200，并且控制器200可以基于状态输出信号sr_out<7:0>来确定存储在微控制器120中的rom数据和辅rom数据中是否存在错误。

根据本公开的上述实施方式，读取存储在微控制器的rom中的rom数据，并且通过扫描操作来检测所读取的rom数据中的错误，使得能够提高微控制器和具有该微控制器的存储系统的可靠性。

图9是例示存储系统1000的实施方式的框图。

参照图9，存储系统1000包括半导体存储器件100和控制器1100。

半导体存储器件100可以与参照图1描述的半导体存储器件相同地配置和操作。因此，半导体存储器件100被配置成包括微控制器。在测试操作中，微控制器可以读取存储在微控制器的rom中的rom数据并且检测所读取的rom数据中的错误。下文中，将省略重复的描述。

控制器1100联接至主机host和半导体存储器件100。控制器1100被配置成响应于来自主机host的请求而访问半导体存储器件100。例如，控制器1100被配置成控制半导体存储器件100的读、写、擦除和后台操作。控制器1100被配置成提供半导体存储器件100和主机host之间的接口。控制器1100被配置成驱动用于控制半导体存储器件100的固件。

控制器1100包括随机存取存储器(ram)1110、处理单元1120、主机接口1130、存储接口1140和纠错块1150。ram1110被用作处理单元1120的工作存储器、半导体存储器件100和主机host之间的高速缓存存储器以及半导体存储器件100和主机host之间的缓冲存储器中的至少一种。

主机接口1130包括用于进行主机host和控制器1100之间的数据交换的协议。在示例性实施方式中，控制器1100被配置成通过诸如通用串行总线(usb)协议、多媒体卡(mmc)协议、外围组件互连(pci)协议、快速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小接口(scsi)协议、增强型小磁盘接口(esdi)协议和集成驱动电子(ide)协议以及专用协议这样的各种接口协议中的至少一种来与主机host通信。

存储接口1140与半导体存储器件100通过接口连接。例如，存储接口1140可以包括nand接口或nor接口。

纠错块1150被配置成通过使用纠错码(ecc)来检测并纠正从半导体存储器件100接收的数据的错误。处理单元1120可以基于纠错块1150的错误检测结果来控制半导体存储器件100以调整读电压，并且执行重新读取。在示例性实施方式中，纠错块1150可以被设置为控制器1100的组件。

控制器1100和半导体存储器件100可以被集成在一个半导体存储器件中。在示例性实施方式中，控制器1100和半导体存储器件100可以被集成在一个半导体存储器件中，以构成存储卡。例如，控制器1100和半导体存储器件100可以被集成在一个半导体器件中，以构成诸如pc卡(个人计算机存储卡国际协会(pcmcia))、小型闪存卡(cf)、智能媒体卡(sm或smc)、记忆棒、多媒体卡(mmc、rs-mmc或mmcmicro)、sd卡(sd、minisd、microsd或sdhc)或通用闪存存储器(ufs)这样的存储卡。

控制器1100和半导体存储器件100可以被集成在一个半导体器件中，以构成半导体驱动器(固态驱动器(ssd))。半导体驱动器(ssd)包括被配置成将数据存储在半导体存储器中的存储器件。如果使用存储系统1000作为半导体驱动器ssd时，则能够显著地提高与存储系统1000联接的主机host的操作速度。

作为另一示例，存储系统1000可被设置为诸如计算机、超移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、便携式游戏控制台、导航系统、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于构成家庭网络的各种电子装置中的一种、构成计算机网络的各种电子装置中的一种、构成远程信息处理网络的各种电子装置中的一种、rfid装置或者构成计算系统的各种组件中的一种这样的电子装置的各种组件中的一种。

在示例性实施方式中，半导体存储器件100或存储系统1000可以按各种的方式封装。例如，半导体存储器件100或存储系统1000可以按诸如堆叠式封装(pop)、球栅阵列(bga、芯片级封装(csp)、塑料引线芯片载体(plcc)、塑料双列直插封装(pdip)、waffle封装中管芯、晶圆形式中管芯、板上芯片(cob)、陶瓷双列直插封装(cerdip)、塑料公制四方扁平封装(mqfp)、薄型四方扁平封装(tqfp)、小外形集成电路(soic)、缩小外形封装(ssop)、薄型小外形封装(tsop)、薄型四方扁平封装(tqfp)、系统封装(sip)、多芯片封装(mcp)、晶圆级制造封装(wfp)或晶圆级处理堆叠封装(wsp)这样的方式封装。

图10是例示图9的存储系统1000的应用示例的框图。

参照图10，存储系统2000包括半导体存储器件2100和控制器2200。半导体存储器件2100包括多个半导体存储芯片。所述多个半导体存储芯片被分割成多个组。

在图10中，例示了多个组通过第一通道ch1至第k通道chk与控制器2200通信。每个半导体存储芯片可以与参照图1描述的半导体存储器件100相同地配置和操作。

每个组被配置成通过一个公共通道与控制器2200进行通信。控制器2200与参照图9描述的控制器1100相似地配置。控制器2200被配置成通过多个通道ch1至chk来控制半导体存储器件2100的多个存储芯片。

图11是例示包括参照图10描述的存储系统的计算系统300的框图。

参照图11，计算系统300包括中央处理单元3100、ram3200、用户接口3300、电源3400、系统总线3500和存储系统2000。

存储系统2000通过系统总线3500与中央处理单元3100、ram3200、用户接口3300和电源3400电联接。通过用户接口3300供应的数据或者由中央处理单元3100处理的数据被存储在存储系统2000中。

在图11中，半导体存储器件2100被例示为通过控制器2200与系统总线3500联接。然而，半导体存储器件2100可以与系统总线3500直接联接。在这种情况下，控制器2200的功能可以由中央处理单元3100和ram3200执行。

在图11中，例示了设置参照图10描述的存储系统2000。然而，可以用参照图9描述的存储系统1000来替代存储系统2000。在示例性实施方式中，计算系统3000可以被配置成包括参照图9和图10描述的存储系统1000和2000二者。

根据本公开，读取存储在微控制器的rom中的rom数据，并且通过扫描操作来检测所读取的rom数据中的错误，使得能够改进微控制器和具有该微控制器的存储系统的可靠性。

本文中已经公开了实施方式的示例，并且虽然采用了特定术语，但是使用这些术语并且将只用一般描述性含义进行解释，而非出于限制目的。在一些情形下，如自提交本申请起本领域普通技术人员将清楚的，结合特定实施方式描述的特征、特性和/或元件可以单独地或与结合其它实施方式描述的特征、特性和/或元件组合地使用，除非另外具体指明。因此，本领域技术人员将要理解，可以在不脱离所附的权利要求阐述的本公开的精神和范围的情况下进行形式和细节上的各种改变。

相关申请的交叉引用

本申请要求于2017年9月12日提交的韩国专利申请no.10-2017-0116713的优先权，该韩国专利申请的公开以引用方式完整地并入本文中。