用于存储器决策反馈均衡器的电压参考计算的制作方法

本发明的实施例大体上涉及半导体存储器装置的领域。更确切地说，本发明的实施例涉及使用半导体存储器装置的决策反馈均衡器(dfe)电路来校正所发射的信号中的失真。

背景技术：

存储器装置的操作速率，包含存储器装置的数据速率，已经随着时间推移而增大。作为存储器装置的速度增大的副作用，由于失真所致的数据错误可能增大。举例来说，可能发生所发射的数据之间的符号间干扰，由此先前接收到的数据影响当前接收到的数据(例如，先前接收到的数据影响且干扰随后接收到的数据)。校正此干扰的一个方式是通过使用决策反馈均衡器(dfe)电路，其可经编程以抵消(即，撤销、减轻或抵消)信道对所发射的数据的作用。

另外，校正所发射的信号中的失真仍旧很重要。然而，常规的失真校正技术可能不会充分地校正信号的失真。由常规的失真校正技术的缓慢过程引起的错误对最终数据造成额外失真，因此降低在存储器装置内发射的数据的可靠性。

附图说明

在阅读以下详细描述并且参考附图之后可以更好地理解本发明的各个方面，在附图中：

图1是根据本发明的实施例说明存储器装置的某些特征的简化的框图；

图2说明根据本发明的实施例说明图1的i/o接口的数据收发器的框图；

图3说明根据本发明的实施例的图2的数据收发器的实施例的框图；

图4说明根据本发明的实施例的图2的数据收发器的第二实施例的框图；

图5说明根据本发明的实施例的失真校正电路的框图；

图6说明根据本发明的实施例的决策反馈均衡器(dfe)的一部分的电路图；

图7说明根据本发明的实施例的失真校正电路的第二实施例；

图8说明根据本发明的实施例的图7的dfe的一部分的电路图；

图9说明根据本发明的实施例的失真校正电路的第三实施例；

图10说明根据本发明的实施例的图9的均衡器的电路图；

图11说明根据本发明的实施例的可传送的位流的图；

图12说明根据本发明的实施例的失真校正电路的第四实施例；

图13说明根据本发明的实施例的图12的均衡器的电路图；

图14说明根据本发明的实施例的失真校正电路的第五实施例；

图15说明根据本发明的实施例的失真校正电路的第六实施例；

图16说明根据本发明的实施例的失真校正电路的第七实施例；

图17说明根据本发明的实施例的图16的电压参考产生器的框图；

图18说明根据本发明的实施例的确定参考电压的过程；

图19说明根据本发明的实施例的失真校正电路的第八实施例；

图20说明根据本发明的实施例的图19的电压参考产生器的框图；

图21说明根据本发明的实施例的失真校正电路的第九实施例；以及

图22说明根据本发明的实施例的图21的电压参考产生器的框图。

具体实施方式

下文将描述一或多个特定实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的研发中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的特定目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，此类研发工作可能是复杂且耗时的，然而对于受益于本发明的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。

使用存储器装置的反馈均衡器(dfe)来执行失真校正技术可以是有价值的，例如，以正确地补偿存储器装置的接收到的数据中的失真。这确保了精确的值存储在存储器装置的存储器中。dfe可使用先前位数据来产生校正值以补偿由先前位数据引起的失真。举例来说，最近的先前位与在之前几个数据点发射的位相比可具有对当前位的更大的失真作用，从而使得校正值在两个位之间不同。在对这些水平进行校正的情况下，dfe可操作以校正所发射的位的失真。

在一些实施例中，dfe可需要使用先前数据的多个位以便精确地计算失真校正因子。在那些实施例中，可使用具有在接收失真位之前所计算的所有校正电压且可在校正过程期间节省时间的系统。此技术和相关联的硬件可允许几乎同时接收和处理多个位，从而产生与经由传统的dfe解决方案实现的相比更快速地处理接收到的位的失真的非常有效的系统。

现在转而参考附图，图1是说明存储器装置10的某些特性的简化的框图。确切地说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可以是双数据速率类型五同步动态随机存取存储器(ddr5sdram)装置。ddr5sdram的各种特征允许与先前各代ddrsdram相比减少的功率消耗、更多的带宽以及更多的存储容量。

存储器装置10可包含多个存储器组12。举例来说，存储器组12可以是ddr5sdram存储器组。存储器组12可以提供于布置在双列直插式存储器模块(dimms)上的一或多个芯片(例如，sdram芯片)上。如将了解，每个dimm可以包含多个sdram存储器芯片(例如，x8或x16存储器芯片)。每个sdram存储器芯片可包含一或多个存储器组12。存储器装置10表示具有多个存储器组12的单个存储器芯片(例如，sdram芯片)的一部分。对于ddr5，存储器组12可以进一步经布置以形成组群。举例来说，对于8千兆位(gb)ddr5sdram，存储器芯片可包含16个存储器组12，布置成8个组群，每个组群包含2个存储器组。举例来说，对于16gbddr5sdram，存储器芯片可包含32个存储器组12，布置成8个组群，每个组群包含4个存储器组。取决于总体系统的应用和设计，可以利用存储器装置10上的存储器组12的各种其它配置、组织和大小。

存储器装置10可包含经配置以与外部装置交换(例如，接收和发射)信号的命令接口14和输入/输出(i/o)接口16。命令接口14经配置以提供来自外部装置(未示出)的多个信号(例如，信号15)，所述外部装置例如处理器或控制器。处理器或控制器可以将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的发射和接收。

如将了解，命令接口14可包含多个电路，例如，时钟输入电路18和命令地址输入电路20，例如，以确保对信号15的恰当处理。命令接口14可从外部装置接收一或多个时钟信号。一般而言，双数据速率(ddr)存储器利用系统时钟信号的差分对，在本文中被称作真时钟信号(clk_t/)和互补时钟信号(clk_c)。ddr的正时钟边缘是指上升真时钟信号clk_t/与下降互补时钟信号clk_c交叉的点，而负时钟边缘指示下降真时钟信号clk_t和互补时钟信号clk_c的上升的过渡。命令(例如，读取命令、写入命令等)通常在时钟信号的正边缘上输入并且数据在正和负时钟边缘两者上发射或接收。

时钟输入电路18接收真时钟信号(clk_t/)和互补时钟信号(clk_c)且产生内部时钟信号clk。内部时钟信号clk被供应到内部时钟产生器30，例如，延迟锁定环路(dll)电路。内部时钟产生器30基于接收到的内部时钟信号clk产生相位控制内部时钟信号lclk。相位控制内部时钟信号lclk被供应到例如i/o接口16，且用作用于确定读取数据的输出计时的计时信号。

内部时钟信号clk也可以被提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号clk可以被提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可经由总线36将命令信号提供到内部时钟产生器30以协调相位控制内部时钟信号lclk的产生。相位控制内部时钟信号lclk可用于例如通过i/o接口16对数据进行计时。

另外，命令解码器32可对命令进行解码，例如，读取命令、写入命令、模式寄存器设置命令、激活命令等，并且经由总线路径40提供对对应于命令的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如，行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每个存储器组12包含组控制块22，所述组控制块提供必需的解码(例如，行解码器和列解码器)以及其它特征，例如，计时控制和数据控制，以促进到存储器组12和来自存储器组12的命令的执行。总起来说，存储器组12和组控制块22可被称作存储器阵列23。

存储器装置10基于从例如处理器的外部装置接收的命令/地址信号而执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可以是用以容纳命令/地址信号(ca<13:0>)的14位总线。使用时钟信号(clk_t/和clk_c)将命令/地址信号计时到命令接口14。命令接口可包含命令地址输入电路20，其经配置以通过例如命令解码器32来接收和发射命令以提供对存储器组12的存取。另外，命令接口14可以接收芯片选择信号(cs_n)。cs_n信号使得存储器装置10能够处理传入ca<13:0>总线上的命令。对存储器装置10内的特定组12的存取通过命令编码于ca<13:0>总线上。

另外，命令接口14可经配置以接收多个其它命令信号。举例来说，可以提供裸片终端(ca_odt)信号上的命令/地址以促进存储器装置10内的恰当阻抗匹配。举例来说，在加电期间重置命令(reset_n)可用于重置命令接口14、状态寄存器、状态机及类似者。命令接口14也可接收命令/地址倒置(cai)信号，可以提供所述信号以倒置命令/地址总线上的命令/地址信号ca<13:0>的状态，例如，取决于针对特定存储器装置10路由的命令/地址。也可以提供镜像(mir)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，mir信号可用于多路复用信号以使得它们可调换以用于实现信号到存储器装置10的某些路由。还可提供用以促进存储器装置10的测试的各种信号，例如，测试启用(ten)信号。举例来说，ten信号可用于使存储器装置10进入测试模式以用于连接性测试。

命令接口14也可用于针对可以检测到的某些错误将警告信号(alert_n)提供到系统处理器或控制器。举例来说，警告信号(alert_n)可在检测到循环冗余检查(crc)错误的情况下从存储器装置10发射。也可以产生其它警告信号。另外，用于从存储器装置10发射警告信号(alert_n)的总线和引脚可以在某些操作期间被用作输入引脚，所述操作例如如上文所描述的使用ten信号执行的连接性测试模式。

利用上文所论述的命令和计时信号，数据可以发送到存储器装置10并且从存储器装置10发送数据，方法是通过i/o接口16发射和接收数据信号44。更确切地说，数据可经由包含多个双向数据总线的数据总线46发送到存储器组12或从存储器组12检索数据。通常被称作dq信号的数据i/o信号通常在一或多个双向数据总线中发射和接收。对于例如ddr5sdram存储器装置的某些存储器装置，i/o信号可划分成上部和下部字节。举例来说，对于x16存储器装置，i/o信号可以划分成例如对应于数据信号的上部和下部字节的上部和下部i/o信号(例如，dq<15:8>和dq<7:0>)。

为了允许存储器装置10内的较高数据速率，例如ddr存储器装置的某些存储器装置可以利用数据选通信号，通常被称作dqs信号。dqs信号通过发送数据的外部处理器或控制器驱动(例如，用于写入命令)或通过存储器装置10驱动(例如，用于读取命令)。对于读取命令，dqs信号有效地是具有预定模式的额外数据输出(dq)信号。对于写入命令，dqs信号被用作时钟信号以俘获对应的输入数据。如同时钟信号(clk_t/和clk_c)，可提供数据选通(dqs)信号作为数据选通信号的差分对(dqs_t/和dqs_c)以在读取和写入期间提供差分对信令。对于例如ddr5sdram存储器装置的某些存储器装置，dqs信号的差分对可划分成对应于例如发送到存储器装置10及从所述存储器装置发送的数据的上部和下部字节的上部和下部数据选通信号(例如，udqs_t/和udqs_c；ldqs_t/和ldqs_c)。

阻抗(zq)校准信号还可通过io接口16提供到存储器装置10。zq校准信号可提供到参考引脚且用于通过在过程、电压和温度(pvt)值的改变中调节存储器装置10的上拉和下拉电阻器来调谐输出驱动器和odt值。因为pvt特性可能影响zq电阻器值，所以zq校准信号可提供到zq参考引脚以用于调节电阻而将输入阻抗校准到已知值。如将了解，精密电阻器一般耦合在存储器装置10上的zq引脚与存储器装置10外部的gnd/vss之间。此电阻器充当用于调节内部odt和io引脚的驱动强度的参考。

另外，环回信号(loopback)可通过io接口16提供到存储器装置10。环回信号可在测试或调试阶段期间用于将存储器装置10设置在其中信号通过同一引脚环回通过存储器装置10的模式下。举例来说，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出。环回可包含数据和选通两者或可能仅包含数据引脚。这通常意图用于监测在i/o接口16处由存储器装置10俘获的数据。

如将了解，例如电源电路(用于接收外部vdd和vss信号)、模式寄存器(用以定义可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器系统10中。相应地，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。

在一些实施例中，存储器装置10可安置在主机装置中(物理上集成到主机装置中或以其它方式连接到主机装置)或以其它方式耦合到主机装置。所述主机装置可包含桌上型计算机、膝上型计算机、寻呼机、蜂窝式电话、个人组织器、便携式音频播放器、控制电路、相机等中的任一者。所述主机装置也可以是网络节点，例如路由器、服务器或客户端(例如，先前所述类型的计算机中的一者)。所述主机装置可以是某一其它种类的电子装置，例如复印机、扫描仪、打印机、游戏控制台、电视机、机顶盒视频分布或记录系统、电缆盒、个人数字媒体播放器、工厂自动化系统、汽车计算机系统或医疗装置。(用于描述系统的这些各种实例的术语，比如本文中所使用的许多其它术语，可以共享一些指代物，并且因此不应当仅仅借助于列出的其它项目来解释。)

所述主机装置因此可以是基于处理器的装置，其可包含控制主机中的系统功能和请求的处理的处理器，例如，微处理器。此外，任何主机处理器可包括共享系统控制的多个处理器。主机处理器可直接地或间接地耦合到主机的额外系统元件，使得主机处理器通过执行可存储在主机内或在主机外部的指令而控制主机的操作。

如上文所论述，数据可例如由主机写入到存储器装置10且从所述存储器装置读取，由此存储器装置10充当易失性存储器，例如双数据速率dram(例如，ddr5sdram)。在一些实施例中，主机也可以包含单独的非易失性存储器，例如只读存储器(rom)、pc-ram、硅-氧化物-氮化物-氧化物-硅(sonos)存储器、金属-氧化物-氮化物-氧化物-硅(monos)存储器、基于多晶硅浮动栅极的存储器，和/或各种架构的其它类型的快闪存储器(例如，nand存储器、nor存储器等)，以及其它类型的存储器装置(例如，存储装置)，例如固态驱动器(ssd)、多媒体媒体卡(mmc)、安全数字(sd)卡、闪存(cf)卡，或任何其它合适的装置。此外，应了解主机可包含一或多个外部接口，例如通用串行总线(usb)、外围组件互连(pci)、pci高速(pci-e)、小型计算机系统接口(scsi)、ieee1394(火线)，或任何其它合适的接口，以及用以允许用户将数据输入到主机中的一或多个输入装置，例如，按钮、开关元件、键盘、光笔、触控笔、鼠标和/或话音辨识系统。主机可以任选地还包含例如耦合到处理器的显示器的输出装置，以及用于与例如因特网的网络接口的网络接口装置，例如网络接口卡(nic)。如将了解，取决于主机的应用，主机可包含许多其它组件。

主机可操作以将数据传送到存储器装置10以用于存储，且可从存储器装置10读取数据以在主机处执行各种操作。相应地，为了促进这些数据发射，在一些实施例中，i/o接口16可包含操作以从i/o接口16接收及向所述i/o接口发射dq信号的数据收发器48。

图2大体上说明存储器装置10的i/o接口16，且更确切地说，说明数据收发器48。如所说明，i/o接口16的数据收发器48可包含dq连接器50、dq收发器52和串行器/并行器54。应注意，在一些实施例中，可利用多个数据收发器48，例如，可结合对应于数据信号的上部和下部字节的上部和下部i/o信号(例如，dq<15:8>和dq<7:0>)中的每一者中的相应一者利用每一单个数据收发器48。因此，i/o接口16可包含多个数据收发器48，其各自对应于一或多个i/o信号(例如，包含相应的dq连接器50、dq收发器52和串行器/并行器54)。

dq连接器50可例如为引脚、衬垫、其组合或另一类型的接口，其操作以接收dq信号以例如将数据发射到存储器阵列23作为数据写入操作的部分。另外，dq连接器50可操作以从存储器装置10发射dq信号，例如，以从存储器阵列23发射数据作为数据读取操作的部分。为了促进这些数据读取/写入，dq收发器52存在于数据收发器48中。在一些实施例中，举例来说，dq收发器52可接收由内部时钟产生器30产生的时钟信号作为用于确定来自存储器阵列23的数据读取操作的输出计时的计时信号。由内部时钟产生器30发射的时钟信号可基于由存储器装置10在时钟连接器56(例如，引脚、衬垫、其组合等)处接收且经由时钟输入电路18路由到内部时钟产生器30的一或多个计时信号。因此，dq收发器52可以接收由内部时钟产生器30产生的时钟信号作为计时信号以用于确定来自存储器阵列23的数据读取操作的输出计时。

图2的dq收发器52还可例如接收一或多个dqs信号以在选通数据模式中操作作为数据写入操作的部分。dqs信号可在dqs连接器60(例如，引脚、衬垫、其组合等)处接收且经由dqs收发器60路由到dq收发器52，所述dqs收发器操作以经由dqs信号到dq收发器52的选择性发射而控制数据选通模式。因此，dq收发器52可以接收dqs信号以控制来自存储器阵列23的数据写入操作。

如上文所指出，数据收发器48可在模式中操作以促进数据到存储器装置10及从所述存储器装置(例如，到存储器阵列23及从所述存储器阵列)的传送。举例来说，为了允许存储器装置10内的较高数据速率，可以发生其中利用dqs信号的数据选通模式。dqs信号可通过外部处理器或控制器发送由dqs连接器58(例如，引脚、衬垫、其组合等)接收的数据(例如，用于写入命令)而驱动。在一些实施例中，dqs信号用作时钟信号以俘获对应的输入数据。

另外，如图2中所说明，数据收发器48还包含串行器/并行器54，其操作以将串行数据位(例如，串行位流)转译为并行数据位(例如，并行位流)以用于在存储器装置10的数据写入操作期间沿着数据总线46发射。类似地，串行器/并行器54操作以在存储器装置10的读取操作期间将并行数据位(例如，并行位流)转译为串行数据位(例如，串行位流)。以此方式，串行器/并行器54操作以将从例如主机装置接收的具有串行格式的数据转译为适合于存储在存储器阵列23中的并行格式。类似地，串行器/并行器54操作以将从例如存储器阵列23接收的具有并行格式的数据转译为适合于发射到主机装置的串行格式。

图3说明数据收发器48为包含耦合到数据传送总线51的dq连接器50、dq接收器62、dq发射器64(其与dq接收器62组合形成dq收发器52)、并行器66以及串行器68(其与并行器66组合形成串行器/并行器54)。在操作中，作为对存储器装置10的数据写入操作的部分，主机(例如，上文所描述的主机处理器或其它存储器装置)可操作以跨越数据传送总线51以串行形式将数据发射到数据收发器48。此数据在dq连接器50处接收且发射到dq接收器62。dq接收器62例如可对数据执行一或多个操作(例如，放大、驱动数据信号等)，和/或可充当数据的锁存器，直至接收到操作以协调(例如，控制)数据到并行器66的发射的相应的dqs信号为止。作为数据写入操作的部分，并行器66可操作以将数据从其中数据沿着数据传送总线51发射的格式(例如，串行形式)转换(例如，转译)为用于将数据发射到存储器阵列23以便存储于其中的格式(例如，并行形式)。

类似地，在读取操作期间(例如，经由数据传送总线51从存储器阵列23读数数据且将读取数据发射到主机)，串行器68可以由存储器阵列使用的一个格式(例如，并行形式)接收从存储器阵列读取的数据，且可将接收到的数据转换(例如，转译)为第二格式(例如，串行形式)以使得所述数据可与数据传送总线51和/或主机中的一或多个兼容。经转换数据可从串行器68发射到dq发射器64，由此可以发生对数据的一或多个操作(例如，解除放大、数据信号的驱动等)。另外，dq发射器64可以操作为用于接收到的数据的锁存器，直至例如从内部时钟产生器30接收到相应的时钟信号为止，所述内部时钟产生器操作以协调(例如，控制)将数据发射到dq连接器50以便沿着数据传送总线51发射到主机的一或多个组件。

在一些实施例中，在dq连接器50处接收到的数据可能失真。举例来说，在dq连接器50处接收到的数据可能受到符号间干扰(isi)影响，其中先前接收到的数据干扰随后接收到的数据。举例来说，由于增加的数据量跨越数据传送总线51发射到dq连接器50，因此在dq连接器50处接收到的数据相对于由主机发射的数据可能失真。减轻(例如，抵消或消除)此失真且有效地反转isi的作用的一个技术是对数据应用均衡操作。图4说明包含可以用于此均衡操作的均衡器的数据收发器48的实施例。

图4说明包含均衡器的数据收发器48的一个实施例，具体地说，决策反馈均衡器(dfe)70。如所说明，dfe70是多抽头(例如，四抽头)dfe70。然而，可以结合dfe70利用少于或多于四个抽头。类似地，dfe70可以安置为与并行器66或dq接收器62分开或在所述并行器或所述dq接收器内部。在操作中，在一或多个数据锁存器或数据寄存器中俘获二进制输出(例如，来自锁存器或决策截剪器)或二进制输出的指示。在本实施例中，这些数据锁存器或数据寄存器可安置在并行器66中，且其中存储的值可沿着路径72、74、76和78锁存或发射。

当在dq接收器62处接收到数据位时，可将其识别为作为位“n”从主机发射，且可在时间t0作为失真位n而接收(例如，位n已通过isi失真)。在dq接收器62处接收到(例如，紧接在时间t0之前的时间t-1处接收到)失真位n之前接收到的最近位可被识别为n-1，且被说明为沿着路径72从数据锁存器或数据寄存器发射。在dq接收器62处接收到(例如，紧接在时间t-1之前的时间t-2处接收到)失真位n之前接收到的第二最近位可被识别为n-2，且被说明为沿着路径74从数据锁存器或数据寄存器发射。在dq接收器62处接收到(例如，紧接在时间t-2之前的时间t-3处接收到)失真位n之前接收到的第三最近位可被识别为n-3，且被说明为沿着路径76从数据锁存器或数据寄存器发射。在dq接收器62处接收到(例如，紧接在时间t-2之前的时间t-3处接收到)失真位n之前接收到的第四最近位可被识别为n-4，且被说明为沿着路径78从数据锁存器或数据寄存器发射。可将位n-1、n-2、n3-和n-4视为干扰接收到的失真位n的位的群组(例如，位n-1、n-2、n-3和n-4引起对主机发射的位n的isi)，且dfe70可操作以抵消在主机发射的位n上由位n-1、n-2、n-3和n-4的群组引起的失真。

因此，沿着路径72、74、76和78锁存或发射的值可相应地对应于从dq接收器62发射以存储在存储器阵列23中的最近的先前数据值(例如，前述位n-1、n-2、n-3和n-4)。这些先前发射的位沿着路径72、74、76和78反馈到dfe70，所述dfe操作以产生加权抽头(例如，电压)，所述加权抽头可以是接收到的输入信号(例如，从dq连接器50接收到的数据，例如失真位n)并借助于求和器(例如，求和放大器)添加到所述接收到的输入信号。在其它实施例中，加权抽头(例如，电压)可与初始参考值组合以产生抵消，所述抵消对应于或减轻接收到的数据的失真(例如，减轻失真位n的失真)。在一些实施例中，抽头经加权以反映最近先前接收到的数据(例如，位n-1)与在较早时间接收到的位(例如，位n-1、n-2和n-3)相比可具有对接收到的数据(例如，失真位n)的失真更强的影响。dfe70可操作以由于每个先前位而产生抽头(例如，电压)的幅值和极性以共同抵消由那些先前接收到的位造成的失真。

举例来说，对于本实施例，先前接收到的位n-1、n-2、n-3和n-4中的每一个可具有两个值中的一个(例如，二进制0或1)，所述值被发射到并行器66以用于发射到存储器阵列23，并且另外，所述值经锁存或保存在寄存器中以用于沿着相应的路径72、74、76和78进行后续发射。在所说明的实施例中，这产生位n-1、n-2、n-3和n-4的群组的十六个(例如，2⁴个)可能的二进制组合(例如，0000、0001、0010、……、1110或1111)。dfe70操作以选择和/或产生经确定为存在的前述十六个组合中的任一者的对应的抽头值(例如，基于沿着路径72、74、76和78的接收到的值)以用于调节从dq连接器50接收的输入值(例如，失真位n)或修改参考值，所述参考值随后应用于从dq连接器50接收的输入值(例如，失真位n)以便从数据流中的先前位(例如，位n-1、n-2、n-3和n-4的群组)消除isi失真。

失真校正(例如，dfe70)的使用可以是有益的，使得从dq连接器50发射的数据在不失真的情况下正确地表示于存储器阵列23中。相应地，可以有用的是存储先前位数据以用于失真校正中。如图5的框图中所说明，可包含失真校正电路80作为dq接收器62的部分，但可能不需要物理地定位于该处(例如，失真校正电路80可以替代地耦合到dq接收器62)。在一些实施例中，可对失真校正电路80进行操作以提供先前发射的位数据以校正经由信道84(例如，连接、发射线和/或导电材料)发射的失真位81(例如，已经因isi和/或系统失真而失真的位)。

失真位81可从信道84发射到放大装置82(例如，可变增益放大器)。失真位81可从放大装置82发射到dfe70，所述dfe经说明为具有单个加权抽头86。失真位81可与dq参考信号83同时发射到dfe70。dq参考信号83可表示用于确定由dq连接50所接收的发射位为逻辑低(例如，0)还是逻辑高(例如，1)的阈值(例如，电压电平)。

可对dfe70进行操作以使用经先前位数据(例如，n-1位数据)加权的抽头来校正来自失真位81的失真。可通过路径72发射用于n-1位的数据(例如，逻辑1或逻辑0)。单个加权抽头86的幅值和极性可经由求和器电路85抵消由n-1位引起的总失真，所述求和电路充当将电流施加到失真位81以抵消由n-1位引起的失真的电流求和器。举例来说，如果在dq连接50处接收到的位经确定为低于dq参考信号83，那么将接收到的位81发射到存储器阵列23作为逻辑低。加权抽头86的幅值和极性可能够校正失真位81和dq参考信号83。

可以将失真位81的经修改版本和dq参考信号83的经修改版本发射到说明为数据锁存器94的锁存元件(例如，再生锁存器、截剪器等)。经校正位88可经由数据锁存器94产生且从数据锁存器94发射到并行器66，所述发射可发生在dqs信号96的上升边缘上。在其它实施例中，可遵循计时方案的变化以包含数据发射的额外或替代方法。当在并行器66中接收到经校正位88时，可将新的n-1位的值存储在例如并行器66中以用于沿着路径72发射。可在下文更详细地描述与dfe70和放大装置82相关联的失真校正电路。

图6说明可抵消与失真位81相关联的失真的图5的dfe70的一部分的电路图。可在第一输入端102和第二输入端104处将数据位接收到求和器电路85。第一输入端102和第二输入端104可以通信方式耦合到可以是启用或停用装置的装置(例如，经耦合以将栅极信号供应到场效应晶体管106和108)。失真位81可由第一输入端102接收，且dq参考信号83可由第二输入端104接收。以此方式，两个场效应晶体管106和108可由失真位81和dq参考信号83控制。

加权抽头86和其相反值(例如，反向加权抽头87)可发射到输出110和112以校正失真位81中的失真。通过路径72发射用于n-1位的逻辑高。在此情况下，可实施n-1位以产生加权抽头86和反向加权抽头87作为用于两个场效应晶体管116和118的控制信号，从而实现加权抽头值86和87对输出110和112的贡献。

加权抽头值86和87可允许电流施加到输出110和112，由此所供应的电流通过可控制源120(例如，由数/模转换器控制的电流源)控制。输出110和112可以是dq参考信号83和失真位81中的一或多个的经修改值，且可发射到数据锁存器94(例如，产生二进制输出的再生锁存器或截剪器)。经校正位88可基于输出110和112经由数据锁存器94产生，且可在dqs信号96的上升边缘上发射到并行器66。可使用经校正位88更新经存储以用于在并行器66中沿着路径72发射的n-1位信息以用于未来失真校正。

在一些应用中，经校正位88可能需要具有与加权抽头86和87可以其它方式提供的相比更大的调节精度水平。图7说明失真校正电路160的框图，所述失真校正电路可接收先前数据的四个位(例如，n-1位数据、n-2位数据、n-3位数据和n-4位数据)以产生四个加权抽头86、162、164和166以对失真位81执行更精确的失真校正。以与失真校正电路80类似的方式，可经由信道84将失真位81发射到放大装置82。还可将dq参考信号83发射到放大装置82。

可从放大装置82将失真位81和dq参考信号83发射到dfe70。可通过路径72、74、76和78发射先前位的位数据。可对dfe70进行操作以使用由四个先前位的位数据产生的四个加权抽头86、162、164和166来校正来自失真位81的失真。可对dfe70进行操作以针对沿着路径72、74、76和78发射的先前位中的每一个产生加权抽头86、162、164和166中的每一个的幅值和极性，所述dfe可经设计以抵消对由先前接收到的位引起的失真位81的总失真。

可将失真位81的经修改版本和dq参考信号83的经修改版本中的一或多个发射到数据锁存器94。经校正位88可在dqs信号96的上升边缘上从数据锁存器94发射到并行器66。可使用n-1位、n-2位、n-3位和n-4位的值更新并行器66，且可存储所述值以用于沿着路径72、74、76及78发射。可在下文更详细地描述与dfe70相关联的失真校正电路。

图8说明可抵消失真的图7的dfe70的一部分的电路图。如另外在图8中说明，dfe70可通过在路径72、74、76和78上发射的数据而在其中接收n-1位、n-2位、n-3位或n-4位或任何组合的逻辑高或低。在此情况下，可实施沿着路径72、74、76和78发射的数据以产生加权抽头86、162、164和166以及反加权抽头87、163、165和167作为场效应晶体管116、118、182、184、186、188、190和192的控制信号，以控制从其发射到输出110和112的输出。可选择性地且可控制地激活场效应晶体管116、118、182、184、186、188、190和192以反映十六个(例如，2⁴个)不同的可能的二进制状态中的一个，所述二进制状态由先前校正的位(例如，0000、0001、0010、……1111)的各种组合表示。

加权抽头86、87、162、163、164、166和167值可施加到输出110和112，由此通过可控制源120和额外可控制源194、196和198(例如，由数/模转换器控制的电流源)控制所供应的电流。可以将输出110和112发射到数据锁存器94。经校正位88可基于输出110和112经由数据锁存器94产生，且可在dqs信号96的上升边缘上发射到并行器66。可使用经校正位88更新经存储以在并行器66中沿着路径72、74、76和78发射的n-1位、n-2位、n-3位和n-4位信息(例如，n-4位将更新以反映n-3数据，n-3位将更新以反映n-2数据，n-2数据将更新以反映n-1数据，且n-1数据将用最新校正的位更新)以用于未来失真校正。

在一些实施例中，可需要可避免放大装置82的失真校正的方法。图9示出了可避免使用放大装置82的失真校正电路200的框图。失真校正电路200包含均衡器202(例如，组合成一个装置的再生锁存器电路和dfe电路)和解码器204(例如，四到十六位解码器)。可经由信道84接收失真位81。可在端子206处由均衡器202接收失真位81。dfe70的电路可包含在均衡器202内。经解码信号214(例如，控制信号)和电压校正信号212(例如，dq参考信号83的经加权或以其它方式调节的版本)也可由均衡器202接收。

可在端子210处将经解码信号214发射到均衡器202。由路径72、74、76和78上的数据表示的四位序列(例如，0000、0001……1111)可由解码器204转换为十六个可能状态中的一个，所述状态可输出作为经解码信号214(例如，0000000000000001、0000000000000010……1000000000000000)。十六个可能状态可对应于四个校正先前数据位的所有可能组合(例如，2⁴)。在额外实施例中，可使用多于或少于四个校正先前数据位来产生经解码信号214。在其它实施例中，代替直接耦合，路径72、74、76和78可用作为到解码器204中的输入的加权抽头值86、162、164和166表示。可将对应于由经解码信号214指示的不同状态的一或多个电压校正信号212发射到端子208。

失真位81的值可由均衡器202校正。可执行校正，使得来自均衡器202的输出216为经校正位88。经校正位88可在dqs信号96的上升边缘上发送到并行器66。在并行器66中，可根据新数据更新所存储的n-1位、n-2位、n-3位和n-4位(例如，n-4位将更新以反映n-3数据，n-3位将更新以反映n-2数据，n-2数据将更新以反映n-1数据，且n-1数据将用最新校正的位更新)以用于未来失真校正。

由失真校正电路200例示的方法可引起失真校正速度提高。并非每当需要确定所得失真校正因子或失真校正值(例如，经由失真校正电路80)时执行求和函数，失真校正电路200可已存储失真校正值。可能已存储失真校正值，使得当需要用于特定状态的特定失真校正值时，所述值可已经准备好用于失真校正中。可在图10中详细描述所存储的值的实施方式。

图10说明图9的均衡器202的一部分的电路图。失真位81可在端子206处接收且发送到输出110。可将经解码信号214发射到端子210。可在解码器204与端子210之间进行连接，使得当经解码信号214被发射到端子210时，可启用正确的场效应晶体管。如果正确的场效应晶体管对应于由经解码信号214所指定的特定状态，那么可启用正确的场效应晶体管。对由经解码信号214指示的每个可能状态特定的场效应晶体管241到256(例如，十六个场效应晶体管对应于十六个可能状态)可包含在端子210中。举例来说，经解码信号214(0000000000000001)可对应于经解码信号214的第一状态且对应于相关联的第一场效应晶体管241，其可以是在接收到经解码信号214之后启用的正确的场效应晶体管。另外，举例来说，0000000000000010可对应于经解码信号214的第二状态，且可不启用第一场效应晶体管，而是实际上可仅启用第二场效应晶体管242。当启用时，可发射通过场效应晶体管257到272耦合的相关联的校正电压以影响正确的场效应晶体管241到256针对特定状态的输出112。举例来说，0000000000000010可对应于经解码信号214的第二状态，且可启用第二场效应晶体管242，从而允许耦合到场效应晶体管248的相关联的校正电压影响输出112。

可以将输出110和112发射到数据锁存器94。经校正位88可基于输出110和112经由数据锁存器94产生，且可在dqs信号96的上升边缘上发射到并行器66。在并行器66中，可根据新数据更新所存储的n-1位、n-2位、n-3位和n-4位以用于未来失真校正。在一些实施例中，可能需要通过模拟负载要求(例如，经由“假”负载、e-负载、电子负载、电流阱)测试电路性能。可使用在场效应晶体管201和203处提供的连接来执行负载要求的模拟。在一些实施例中，可能需要增大发射数据的速率。图11说明用于处理以高速率发射的数据同时仍允许dq接收器62进行正确处理的一种技术。

图11说明在三个不同时间发射到dq接收器62的数据流273，且包含接收到的失真位81、n-1位274、n-2位275、n-3位276和n-4位277。第一位流278可以是在t＝0处发射的数据流273。n-1位274的发射与失真位81的接收之间可能并未经过足够的时间以允许计算n-1位274的失真贡献。如果发生这种情况，那么一个解决方案可以是等待n-1位274信息完成发射到并行器66，因此它可用于失真计算中。

第二位流279可以是在t＝1处发射的数据流273。第二位流279可说明接收到的失真位81和接收到的第二失真位280。可经过足够时间以允许n-1位274对并行器66为已知的，但其尚未应用于辅助失真位81的值的校正确定。第三位流281可以是在t＝2处发射的数据流273。第三位流281可示出待在dq接收器62处接收的第二失真位280和待在dq接收器62处接收的第三失真位282。然而，对于失真位81变为经校正位88且将作为新n-1位274信息接收在并行器66中以校正第二失真位280的失真并未经过足够时间。因此，如同在t＝1处的第二位流279，失真计算必须等待，直至n-1位274可接收在并行器66中且经发射以用于失真校正为止。与等待n-1位274在等待时间期间不执行任何额外过程的情况下进行发射相比，可存在更具时效性的解决方案。

一个解决方案可以是使用n-1位的值的两种可能性(例如，逻辑高和逻辑低)来计算n-2位、n-3位和n-4位的失真贡献，且在已知n-1位时舍弃不正确的失真。图12说明可实施此解决方案的失真校正电路290。

图12说明失真校正电路290的框图，所述失真校正电路可实施用于比比以其它方式可处理的更快地处理发射的数据的有效解决方案。失真校正电路290包含除均衡器292和选择装置294(例如，多路复用器)之外的失真校正电路200的组件。失真位81可被发射到均衡器202的端子206以及被发射到均衡器292的端子206。解码器204可以是三到八个解码器且可输出经解码信号214。

在此实施例中，经解码信号214可以是基于从路径74、76和78接收的三个位的组合的八(例如，2³)位状态表示(例如，对于三个位的实例，000可对应于00000001和/或111可对应于10000000)或它们的相应的相关联的权重值。路径72可不在解码器204中使用，因为n-1位的真实值尚未被发射到并行器66以用于沿着路径72发射。可假设沿着路径72发射的n-1位的值较高以用于均衡器202中且较低以用于均衡器292中。可将经解码信号214发射到均衡器202和292的端子210。可将对应于由解码器204产生的不同状态的一或多个电压校正信号212和213发射到端子208。

发射到均衡器202的电压校正信号212可不同于发射到均衡器292的电压校正信号213。均衡器202可接收对应于二进制代码1000到1111的电压校正信号，因为均衡器202将n-1位表示为逻辑高。均衡器292可接收对应于二进制代码0000到0111的电压校正信号，因为均衡器292将n-1位表示为逻辑低。

均衡器202和292可使用在端子206、208和210处的三个输入来校正与失真位81相关联的失真。这可以完成的方式为使得在n-1位为逻辑高的情况下来自均衡器202的输出216表示经校正位88且在n-1位为逻辑低的情况下来自均衡器292的输出296表示经校正位88。

一旦输出296和216被发射到选择装置294，则可能经过足够的时间使n-1位被发射到并行器66并且被发射到选择装置294。沿着路径72发射的n-1位可用于从输出216和296中选择经校正位88。如果n-1位为逻辑高，那么可选择输出216作为经校正位88。然而，如果n-1位为逻辑低，那么可选择输出296作为经校正位88。来自选择装置294的输出可被发送到并行器66作为经校正位88。在并行器66中，可根据经校正位88更新n-1位、n-2位、n-3位和n-4位(例如，n-4位将更新以反映n-3数据，n-3位将更新以反映n-2数据，n-2数据将更新以反映n-1数据，且n-1数据将用最新校正的位更新)。可注意到，在接收到第二失真位278之前经校正位88可能无法完成所有值的发射和更新，因此可重复如所描述的等待的方法。

图13说明图12的均衡器202和292的一部分的电路图。失真位81可在端子206处被接收且被发送到输出110和输出318。

可将经解码信号214发射到端子210。解码器204与端子210之间的连接使得当经解码信号214发射到端子210时，可启用正确的场效应晶体管。可将正确的场效应晶体管启用为对应于由经解码信号214指示的特定状态(例如，00000010可指示第二状态且引起启用均衡器202和292两者的第二场效应晶体管242)。对解码器204的每个可能状态特定的场效应晶体管241到248(例如，对应于八个可能的状态的八个场效应晶体管)可包含在均衡器202和292的第一行中。当启用时，可发射通过场效应晶体管257到272耦合的相关联的校正电压以影响通过正确的场效应晶体管241到256针对特定状态的输出110和112。

可将经解码信号214发射到端子210。经解码信号214可表示八个状态的两个集合(例如，10000000可启用第八状态晶体管以及第十六状态晶体管)。相同的经解码信号214可结合不同的校正电压和场效应晶体管在均衡器202和292两者中使用以产生八个状态的两个集合。由于对为逻辑高和逻辑低的两个n-1位执行并行失真校正的本质，经解码信号214可用于当n-1位为逻辑高时通过均衡器202的场效应晶体管241到248及当n-1位为逻辑低时通过均衡器292的场效应晶体管241到248来指示状态。

当强制先前位的二进制表示的最高有效位成为逻辑高或逻辑低的值时，状态的范围可以是固定的。举例来说，当n-1位较低(例如，强制为0xxx)时，可出现的最大二进制表示为0111且存在最大八个(例如，2³个)可能的表示状态(例如，0000、0001、0010、0011、0100、0101、0110、0111)。通过将逻辑低变为逻辑高，可产生状态的单独的第二集合(例如，1000、1001、1010、1011、1100、1101、1110、1111)以考虑总共十六个(例如，2⁴个)可能的状态。可存在将前八个状态与后八个状态分离的一个二进制数位。可在均衡器202与292之间进行在n-1位为逻辑高时与在n-1位为逻辑低时之间的状态的分离，因为可指定一个均衡器用于校正由为逻辑高的先前位的最高有效位所引起的失真，且可指定另一个均衡器用于逻辑低。两个信号之间的最终决策可由选择装置294作出，且可取决于在选择时n-1位的值。

举例来说，可在均衡器202和292两者中启用第八场效应晶体管248。用于经解码信号214(例如，10000000)的第八状态选项可已发射到在n-1位为逻辑低且其它位为逻辑高(例如，0111)的情况下表示第八状态的均衡器202，且已发射到在n-1位为逻辑高且其它位为逻辑高(例如，1111)的情况下表示第十六状态的均衡器292。这通过启用两个不同均衡器202和292中的场效应晶体管248而使得一个经解码信号214影响两个输出216和296。

通过电压校正信号212和213将潜在地不同的电压校正值发射到均衡器202和292上的端子208。当通过经解码信号214启用时，可允许用于所指示的状态的正确的场效应晶体管具有来自电压校正信号212和213的相关联的校正电压来影响输出112和输出320。输出110、112、318和320可通过数据锁存器94电路发射。输出216和296可在dqs信号96的上升边缘上发送到选择装置294以用于通过n-1位进行经校正位88选择。在一些实施例中，可能需要通过在场效应晶体管201、203、291和/或293处提供的连接来模拟负载要求，如早先所描述。

在一些实施例中，可能需要补偿在dq接收器62处的有限发射带宽。所述解决方案可在于均衡器202和292与选择装置294的添加复制，其可允许失真校正值的快速计算。

图14说明失真校正电路350的框图，所述失真校正电路可补偿发射带宽且在输入有修改的情况下包含失真校正电路290的两个复制，即第一电路352和第二电路354。第一电路352可以如上文相对于失真校正电路290所描述的类似方式操作。以与在第一电路352中相同的方式，第二电路354可已将第二失真位280接收到端子206，将电压校正信号360和362接收到端子208，且将经解码信号364接收到端子210。如上文所描述，为了补偿有限发射带宽，可遵循滚动在第一电路352与第二电路354之间接收到的失真位81的方法作为缓解由有限发射带宽引起的失真位81的备份的方法。以此方式，当在失真校正的第一迭代中在第一电路352中处理失真位81时，可在第二电路354中接收第二失真位以开始失真校正的第二迭代。这允许当失真校正的第一迭代完成时发生失真校正的第二迭代。因而，可在信道84处接收到第三失真位282之前完成第一迭代，这是按允许第三失真位282回退到第一电路352以用于失真校正的第三迭代的方式发生。将详细描述图14以提供关于滚动接收到的失真位81的方法的更多信息。

电压校正信号360可不同于电压校正信号362。电压校正信号360和362可不同于电压校正信号212和213。电压校正信号360和362可将校正电压值指派到十六个不同状态作为一种方法，以分别地对四个先前位中的每一个对失真位81的总失真的影响进行加权而无需每次失真校正可发生时重新计算校正电压值。十六个可能的状态(例如，2⁴)可引起对第二失真位280的不同量的失真。以此方式，十六个失真值可由两个电压校正信号表示，其中电压校正信号362可表示第一到第八值，且电压校正信号360可表示第九到第十六值。表示可从当n-1位为逻辑高(例如，1xxx)时表示位失真校正的均衡器356及当n-1位为逻辑低(例如，0xxx)时表示位失真校正的均衡器358导出。当强制最高有效位成为逻辑高或逻辑低值时，这固定了状态的范围。举例来说，当n-1位为逻辑低(例如，强制为0xxx)时，可出现的最大二进制表示为0111，意味着存在最大八个可能的表示状态(例如，0000、0001、0010、0011、0100、0101、0110、0111)。

可按与经解码信号214类似的方式产生经解码信号364。经解码信号364可由沿着路径72、74和76发射到解码器365的n-2位、n-3位和n-4位输入产生，而沿着路径78发射的n-1位可用于通过选择装置368确定最终正确位。可能重要的是应注意，可存储先前位以用于沿着路径72、74、76和78以任何次序发射，只要在失真校正期间观测到恰当的先前位次序即可(例如，n-1位作为最高有效位且n-4位作为最低有效位)。经解码输出364可仍然是八个可能状态中的一个的八位表示。输出366可表示由n-2位、n-3位及n-4位所引起的失真的经校正的第二失真位280，但其中n-1位为逻辑高。输出369可表示由n-2位、n-3位及n-4位所引起的失真的经校正的第二失真位280，但其中n-1位为逻辑低。

均衡器356和358遵循如上文关于均衡器202和292所描述的类似过程。输出366和369可已经由失真校正过程产生。输出366和369可被发射到选择装置386，受到dqs信号96的上升边缘控制。当通过选择装置386接收时，输出366和369可等待直至n-1位被成功地发射到选择装置368且存储以用于沿着路径78发射为止。

当已经过足够时间使n-1位经由路径78被发射到选择装置368时，可以使用沿着路径78发射的n-1位选择经校正位88。经校正位88可被发射到并行器66且存储以用于发射到选择装置294。可相应地更新存储在并行器66中以用于沿着路径74、76和78发射的数据。失真校正电路350可在执行四位精确度的电压校正的同时处理两个数据位。然而，除如早先所论述的四位精度的电压校正之外，与两位处理相反，还可存在失真校正350可需要四位处理的应用。可在图15中示出适合于此应用的失真校正电路400。

图15说明失真校正电路400，其可以能够在四位失真校正电平下处理四个数据位，且在复制之间的输入有修改的情况下包含失真校正电路290的四个复制。失真校正电路290的四个复制可用第一电路352、第二电路354、第三电路406和第四电路408说明。以与失真校正电路350类似的方式，可遵循滚动接收到的失真位81的方法。因而，失真位81可由第一电路352接收，第二失真位280可由第二电路354接收，第三失真位282可由第三电路406接收，第四失真位440可由第四电路408接收，且一旦失真校正的第一迭代完成，则第五失真位可回退以由第一电路接收。

为了进一步详细描述，第一电路352可已接收失真位81，且开始使用通过失真校正电路290所描述的方法来处理所述失真位，使用沿着路径74、76和78发射的先前位或加权抽头数据来计算供应均衡器202和292所必需的值。电压校正信号212和213可能已允许将潜在地不同的电压校正值发射到均衡器202和292上的端子208。可在dqs信号96的上升边缘上将输出216和296发射到选择装置294。选择装置294可使用存储在并行器66中以用于沿着路径72发射的n-1位值，以对第二失真位280的经校正位88值作出最终决策。

用于第二电路404的经校正位88的最终决策的输入可不同于用于第一电路352的输入。第二电路354可已接收第二失真位280且在接收失真位81之后开始对其进行处理。通过失真校正电路290描述的方法可用于校正失真位280，不同之处在于沿着路径72、74和76发射的先前位或加权抽头数据可用于计算将经解码信号364供应到均衡器356和358所必需的值。可通过均衡器356和358上的电压校正信号360和362将潜在地不同的电压校正值发射到端子208。可在dqs信号96的上升边缘上将输出366和369发射到选择装置368。用于第二电路354的选择装置368可使用存储在并行器66中以用于沿着路径78发射的n-1位值，以对第二失真位278的经校正位88值作出最终决策。

用于第三电路406的经校正位88的最终决策的输入可不同于用于第二电路354的输入。第三电路406可已接收第三失真位282且在接收到第二失真位280之后开始对其进行处理。通过失真校正电路290描述的方法可用于校正第三失真位282，不同之处在于沿着路径72、74和78发射的先前位或加权抽头数据可用于计算在端子210处将经解码信号426供应到均衡器434和436所必需的值。可通过均衡器434和436上的电压校正信号430和432将潜在地不同的电压校正值发射到端子208。可在dqs信号96的上升边缘上将输出430和432发射到选择装置428。用于第三电路406的选择装置428可使用存储在并行器66中以用于沿着路径76发射的n-1位以对第三失真位282的经校正位88值作出最终决策。

用于第四电路408的经校正位88的最终决策的输入可不同于用于第三电路406的输入。第四电路408可已接收第四失真位440且在接收到第三失真位282之后开始对其进行处理。通过失真校正电路290描述的方法可用于校正第四失真位440，不同之处在于沿着路径72、76和78发射的先前位或加权抽头数据可用于计算将经解码信号441供应到均衡器448和450所必需的值。可通过均衡器448和450上的电压校正信号444和446将潜在地不同的电压校正值发射到端子208。可在dqs信号96的上升边缘上将输出454和456发射到选择装置442。用于第四电路408的选择装置442可使用存储在并行器66中以用于沿着路径74值发射的n-1位，以对第四失真位412的经校正位88值作出最终决策。

可在关于经校正位88的每个最终决策的完结时将来自选择装置294、368、428和442的输出发送到并行器66。在并行器66中，n-1位、n-2位、n-3位和n-4位可用于根据经校正位88数据更新存储在并行器66中以用于沿着路径72到78发射的数据(例如，来自第一电路402的经校正位88将经存储以用于沿着路径78发射，来自第二电路404的经校正位数据将经存储以用于沿着路径76发射，来自第三电路406的经校正位数据将经存储以用于沿着路径74发射，且来自第四电路408的经校正位数据将经存储以用于沿着路径72发射)。可注意到，经校正位88可能尚未完成到并行器66的发射，也没有在接收到第五失真位之前存储用于沿着路径72到78发射的更新的值，因此可继续延迟经校正位88的最终选择的方法。

在图9到15中发射到均衡器的电压校正值可以是来自组合电路的输出，所述组合电路在下文中被称为电压参考产生器。一些实施例可在执行失真校正过程之前产生电压校正值(例如，在存储器装置10的启动和/或初始化操作模式期间)。在其之后，如上文相对于图5到8所描述，电压校正值可以在每次失真校正发生时产生。

电压参考产生器可操作以由于每个先前位而产生抽头(例如，电压)的幅值和极性以共同抵消由那些先前接收到的位造成的失真。抽头可以是加权抽头，所述加权抽头可通过加法和/或减法电路中的一或多个与初始参考值组合以产生抵消，所述抵消对应于或减轻接收到的数据的失真(例如，减轻失真位n的失真)。因此，电压参考产生器可产生对沿着路径72、74、76和/或78发射的数据的每个可能的组合(例如，逻辑高或逻辑低)特定的电压校正值。如可能了解的，取决于所期望的isi位失真校正的精细度，电压参考产生器可以能够提供电压校正值用于在失真校正中使用的多于或少于四个先前数据位。

图16说明失真校正电路480的框图，所述失真校正电路包含电压参考产生器484、选择电路(例如，选择装置486)，以及锁存元件(例如，数据锁存器94)，在一些实施例中，所述选择电路可包含选择元件、多路复用器、均衡器，或均衡器的一部分。电压参考产生器484可以操作以经由输出引脚、连接器或其它输出端或输出装置输出失真校正因子，说明为参考电压488。参考电压388可包含可以发射到选择装置486并且经由输入引脚、连接器或其它输入端或输入装置接收的第一参考电压496和第二参考电压498。来自影响失真位81的先前发射的数据位的失真的计算出的抵消可以由参考电压488表示。以此方式，发射到先前描述的失真校正电路的端子208的电压校正值可以由参考电压488表示。

选择装置486可以操作以确定参考电压488中的哪些通过输出引脚、连接器或其它输出端或输出装置发射到数据锁存器94。确定可基于反馈数据(例如，先前位反馈数据)，作为数据流的一或多个先前位的二进制表示，其已经通过失真校正电路480发射。失真校正因子或参考电压488可以在数量上等于先前位反馈数据的可能的二进制状态的总数量。因此，每个参考电压488可对应于先前位反馈数据的不同的和个体的二进制状态。先前位反馈数据可以被发射作为控制信号并且可以操作以选择将哪些参考电压488发射到数据锁存器94。在所说明的实施例中，先前位反馈数据可以沿着路径490从数据锁存器94发射到反馈引脚492(其可表示一或多个输入引脚、连接器、输入端，或其它输入装置)。在一些实施例中，先前位反馈数据可以从并行器66发射或从存储器阵列23发射用于值的存储、或值的指示的存储、先前位反馈数据的存储。在一些实施例中，先前位反馈数据可以通过反馈引脚492被发射到场效应晶体管241到256中的一或多个作为启用信号(例如，栅极控制信号或二进制控制信号)以选择或协调参考电压488的选择。

在一些实施例中，路径490可类似于路径72起作用，其中n-1位可以通过路径490被发射到反馈引脚492。先前位反馈数据可以被发射到选择装置486的反馈引脚492。选择装置486可以操作以利用先前位反馈数据以选择参考电压494从输出引脚、连接器、输出端或其它输出装置发射到输入引脚、连接器、输入端或数据锁存器94的其它输入装置。举例来说，如果n-1位是逻辑低，那么选择装置486可选择第一参考电压496(例如，v0)，并且如果先前位反馈数据指示n-1位是逻辑高，那么可选择第二参考电压498(例如，v1)。以此方式，n-1位可用于选择待发射到输入数据锁存器94的参考电压494。

失真位81可以在输入数据锁存器94处接收到并且可以结合所选择的参考电压494利用，其方式类似于上文关于输出110和112所描述的方式。另外，经校正位88可以经锁存和/或保存以将n-1位值更新为先前位反馈数据以沿着路径490发射用于随后发射。在一些实施例中，经校正位88可以被发射到并行器66的输入(例如，输入引脚)。

图17说明包含调节信号的图16的电压参考产生器484的框图，说明为输入抽头522、加法集成电路(ic)524(例如，包含逻辑门或电路的数字加法器，所述逻辑门或电路包含and、or、xor和/或nand门中的一或多个)，以及减法ic526(例如，包含逻辑门或电路的数字减法器，所述逻辑门或电路包含一或多个and、or、xor和/或not门)。输入抽头522可表示来自n-1位的状态(例如，逻辑0或逻辑1)对失真的贡献。说明为电压参考528的参考信号可表示可以改变以表示失真位81中的失真的真实值的电压的值。以此方式，将输入抽头522值添加到电压参考528值或从电压参考528值减去输入抽头522值可引起两个不同的表示；第一个是当n-1位具有逻辑高值时表示n-1位的校正值，并且第二个是当n-1位具有逻辑低值时表示n-1位的校正值。输入抽头522可以添加有电压参考528以形成第二位失真校正值(例如，第二电压电平)，说明为第二参考电压498，表示逻辑高。输入抽头522可以从电压参考528减去以形成第一位失真校正值(例如，第一电压电平)，说明为第一参考电压496，表示逻辑低。一个调节信号的情况可以经一般化以适用于任何数量的调节信号，或任何数量的输入抽头。在一些实施例中，路径490可表示一或多个反馈线路。相应地，一或多个先前位反馈数据可以在路径490上发射并且可用于选择参考电压488。

图18概述了用于将正确的参考电压施加到数据锁存器94的过程550。如所说明，过程550包含形成用于总共2ⁿ的数量的输入抽头的参考电压(过程块552)、基于先前位反馈数据确定使用哪个参考电压(过程块554)，以及将正确的参考电压施加到数据锁存器(过程块556)。

举例来说，电压参考产生器484可以操作以形成用于所述数量的输入抽头的参考电压488(过程块552)。电压参考产生器484可以操作以形成用于任何数量的输入抽头或调节信号的适当数量的参考电压488。可以通过所述数量的参考电压488观测关系y＝2ⁿ，其中n等于输入抽头的数量并且y是可由电压参考产生器484产生的参考电压的数量。从先前位的值到失真位81的失真贡献可以由用于先前位的抽头表示，由此抽头的数量可以等于失真校正的位数量以应用于失真位81。以此方式，关系y＝2ⁿ可由计算用于先前位反馈数据的每个可能组合(例如，用于三个位000、001、010、……111)的参考电压产生。

为了形成参考电压488，举例来说，电压参考产生器484可操作以相对于电压参考528添加和/或减去调节信号，或输入抽头。输入抽头可以是使用加法ic和减法ic添加或减去的。输入抽头可表示先前位的值(例如，输入抽头可对应于n-1位，输入抽头可对应于n-2位)对失真位81的整体失真的特定贡献。可能存在每个输入抽头加法ic524和减法ic526的一个加法ic524和一个减法ic526，使得每种类型的ic的总数量等于2ⁿ-1，其中n等于输入抽头的数量(例如，一个抽头引起一个加法ic524和一个减法ic526，两个抽头引起三个加法ic524和三个减法ic526，三个抽头引起七个加法ic524和七个减法ic526)。以此方式，可以产生用于每个输入抽头的每个先前位的逻辑高和逻辑低值的组合(例如，通过三个加法ic524发射的电压参考528大体上对应于由位111表示的状态，通过三个减法ic526发射的电压参考528大体上对应于由位000表示的状态，且电压参考528通过加法ic524发射、随后是减法ic526，并且随后加法ic524大体上对应于由位101表示的状态)。

在此实例中，选择装置486可以操作以基于先前位反馈数据确定将哪个参考电压488发送到数据锁存器94的输入(例如，输入引脚)(过程块554)。先前位反馈数据可以被表示为多个n位，其可对应于用于形成参考电压488的输入抽头的数量(例如，对于两个抽头n＝2，两个位将被提供到选择装置486作为先前位反馈数据，并且两个抽头校正值可用于计算电压参考488的2²个可能性)。相应地，先前位反馈数据值的组合可用于形成2ⁿ数量的不同的可能的状态。当作为先前位反馈数据发射到反馈引脚492时，这些不同的可能的状态(例如，用于两个抽头实例：00、01、10、11)可以由选择装置486使用，以确定所选择的参考电压494。所选择的参考电压494可以与失真位81结合使用以产生经校正位88。所选择的参考电压494可以通过选择装置486发射到数据锁存器94的输入(例如，输入引脚)(过程块556)。在一些实施例中，举例来说，所选择的参考电压494可以是在所有先前位反馈数据能够由选择装置486接收之前选择的。在此情况下，可以做出关于抽头的状态的假设并且可以延迟对所选择的参考电压494的最终决策直至接收到先前位反馈数据为止。所选择的参考电压494和失真位81可以经由输入引脚或引脚由数据锁存器94接收。经校正位88可以是基于失真位81和所选择的参考电压494产生的并且可另外通过数据锁存器94发射。可以锁存或保存经校正位88以在先前位反馈数据中更新n-1位值。

图19说明包含来自电压参考产生器484的四个所得电压参考值488的失真校正电路580的框图。先前位反馈数据的两个位(例如，n-1和n-2位)对应于两个调节信号，或输入抽头值，用于形成第一电压参考581、第二电压参考582、第三电压参考584和第四电压参考586。因而，选择装置486可操作以使用先前位反馈数据的两个位以确定所选择的电压参考494为沿着到反馈引脚492的路径490被发射到数据锁存器94。另外，如先前论述，经校正位88可以是由锁存器94产生的并且可以经发射以被锁存或保存以更新先前位反馈数据中的n-1位值。

在一些实施例中，如图19中所说明，当利用失真校正电路580代替图12的均衡器202和292时，经校正位88可由输出216和输出296代替而代替所说明的经校正位88被发射。类似地，当利用失真校正电路580代替图14的均衡器202、292、356和358时，图19的所说明的经校正位88可由输出216、296、366和396代替而代替所说明的经校正位88被发射。类似地，当利用失真校正电路580代替图15的均衡器202、292、356、358、434、436、448和450时，图19的所说明的经校正位88可由输出216、296、366、396、430、432、454和456代替而代替所说明的经校正位88被发射。

图20说明图19的电压参考产生器484的框图。如所说明，电压参考产生器484可包含输入抽头522、输入抽头602、三个加法ic524和三个减法ic526。为了形成参考电压488，电压参考产生器484可将输入抽头522添加到参考电压528且从参考电压528减去输入抽头522，作为形成第一输出电压604和第二输出电压606的方法。第一输出电压604可以被添加到输入抽头602且从输入抽头602减去以引起第一参考电压581和第二参考电压582。第二输出电压606可以被添加到输入抽头602且从输入抽头602减去以引起第三参考电压584和第四参考电压586。因而，过程550可以被应用于任何数量的抽头。

图21说明包含由电压参考产生器484产生的八个电压参考488的失真校正电路650的框图。先前位反馈数据的三个位(例如，n-1、n-2和n-3位)可对应于用于形成八个电压参考488的三个输入抽头值。因而，选择装置486可操作以使用先前位反馈数据的三个位以确定来自第一到第八参考电压652到668的所选择的电压参考494。另外，因而，可以锁存或保存经校正位88以在先前位反馈数据中更新n-1值。

在一些实施例中，当利用失真校正电路580代替图12的均衡器202和292时，图21的所说明的经校正位88可由输出216和输出296代替而代替所说明的经校正位88发射。类似地，当利用失真校正电路580代替图14的均衡器202、292、356和358时，图21的所说明的经校正位88可由输出216、296、366和396代替而代替所说明的经校正位88被发射。类似地，当利用失真校正电路580代替图15的均衡器202、292、356、358、434、436、448和450时，图21的所说明的经校正位88可由输出216、296、366、396、430、432、454和456代替而代替所说明的经校正位88被发射。

图22说明图21的电压参考产生器484的框图。如所说明，电压参考产生器484可包含输入抽头522、输入抽头602、输入抽头702、七个加法ic524和七个减法ic526。电压参考产生器484可包含加法ic524的三个集合和减法ic526的三个集合。为了形成参考电压488，电压参考产生器484可操作以将输入抽头522添加到参考电压528且从参考电压528减去输入抽头522，作为形成第一输出电压604和第二输出电压606的方法。第一输出电压604可以被添加到输入抽头602且从输入抽头602减去以引起第三输出电压704和第四输出电压706。第二输出电压606可以被添加到输入抽头602且从输入抽头602减去以引起第五输出电压708和第六输出电压710。第三输出电压704可以被添加到输入抽头702且从输入抽头702减去以引起第一参考电压652和第二参考电压654。第四到第六输出电压706到710也可以被添加到输入抽头702且从输入抽头702减去以引起第三到第八参考电压656到668。如可能已经示出，只要除了足够数量的加法ic524和减法ic526之外存在先前位反馈数据以支持电压参考488的形成，则允许将过程550应用到不同数量的抽头。

相应地，本发明的技术作用包含出于信号失真校正的目的形成参考电压的方法。所述方法描述了在接收到输入信号之前计算可能的失真的所有组合的过程。这允许失真校正值准备就绪以修改失真输入位而不需要资源以在失真位的输入的每个例子处形成失真校正值。

虽然本发明可以易有各种修改以及替代形式，但是特定实施例已经在图式中借助于实例示出并且已经在本文中详细描述。然而，应理解，本发明并不意图限于所公开的特定形式。实际上，本发明意图涵盖属于如由所附权利要求书限定的本发明的精神和范围内的所有修改、等效物和替代方案。

本文中提出且主张的技术参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。另外，如果随附于本说明书的末尾的任何权利要求项含有表示为“用于执行功能的装置……”或“用于执行功能的步骤……”的一或多个元件，那么意图将依照35u.s.c.112(f)解译此类元件。然而，对于含有以任何其它方式指定的元件的任何权利要求项，意图将不会依照35u.s.c.112(f)解译此类元件。