在编程期间预充电之后利用选定字线电压的延迟斜升来减少干扰的制作方法

背景技术：

本技术涉及存储器设备的操作。

半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。

电荷存储材料(诸如浮栅)或电荷俘获材料可以用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可以被垂直布置在三维(3d)堆叠的存储器结构中，或者被水平布置在二维(2d)存储器结构中。3d存储器结构的一个示例是位成本可扩展(bics)体系结构，该体系结构包括交替的导电层和介电层的堆叠。

存储器设备包括存储器单元，这些存储器单元可被串联布置成nand串，例如，其中选择栅极晶体管设置在nand串的末端处以选择性地将nand串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。

附图说明

图1是示例存储器设备的框图。

图2是描绘图1的感测块51的一个实施方案的框图。

图3描绘了图1的感测块51的另一个示例框图。

图4描绘了用于向存储器单元的块提供电压的示例电路。

图5是存储器设备500的透视图，该存储器设备包括图1的存储器结构126的示例3d配置中的一组块。

图6a描绘了图5的块中的一个的一部分的示例剖视图。

图6b描绘了示例晶体管650。

图6c描绘了图6a的叠堆的区域622的近距离视图，其中叠堆包括单个层。

图6d描绘了图19g的叠堆的区域623的近距离视图，其中在叠堆的两个层之间形成接口if。

图7描绘了3d配置中的子块中的nand串的示例视图。

图8描绘了图7的子块sb0-sb3的附加细节。

图9a描绘了在编程操作之后连接到选定的字线的一组存储器单元的示例阈值电压(vth)分布，其中使用了四个数据状态。

图9b描绘了图9a的一组存储器单元的示例vth分布，示出了热电子注入类型干扰的影响。

图9c描绘了在编程操作之后连接到选定的字线的一组存储器单元的示例vth分布，其中使用了八个数据状态。

图10a描绘了用于其中可实施干扰对策的编程数据存储器单元的过程。

图10b描绘了在第一组、第二组和第三组存储器单元随多层叠堆中的wln位置增加之前的初始电压的曲线，与图10a的步骤1003c和1004d一致。

图10c描绘了第一组存储器单元的电压增加的开始相对于第二组和第三组存储器单元的电压增加的开始的延迟随多层叠堆中wln位置变化的曲线，与图10a的步骤1004和1004d一致。

图10d描绘了第一组存储器单元的电压增加期间的中间电压(vint)的保持时间随多层叠堆中wln位置变化的曲线，与图10a的步骤1004b和1004d一致。

图10e描绘了在第一组、第二组和第三组存储器单元电压增加速率随多层叠堆中的wln位置变化的曲线，与图10a的步骤1004c和1004d一致。

图11描绘了示例编程操作中的一系列编程循环，与图10a一致。

图12a描绘了可用于编程操作的编程循环中的电压的曲线的示例，与图10a一致。

图12b描绘了可用于编程操作的编程循环中的电压的曲线的附加的示例，与图10a一致。

图13a描绘了在第一示例中在验证测试之后并且在预充电操作期间图7的串700n的沟道中的电压，在该示例中所有字线电压在预充电操作之后同时增加。

图13b描绘了在预充电操作之后图13a的沟道中的电压的延续。

图14a描绘了在第二示例中在预充电操作之后图7的串700n的沟道中的电压，在该示例中包括wln和wln的一条或多条漏极侧字线的第一组相邻字线的电压在剩余字线的电压增加之后增加，与图11的步骤1004a一致。

图14b描绘了在预充电操作之后图14a的沟道中的电压的延续。

图15a描绘了在第三示例中在预充电操作之后图7的串700n的沟道中的电压，在该示例中第一组相邻字线的电压分步增加，而剩余字线的电压连续增加，与图11的步骤1004b一致。

图15b描绘了在预充电操作之后图15a的沟道中的电压的延续。

图16a描绘了在第四示例中在预充电操作期间图7的串700n的沟道中的电压，在该示例中第一组相邻字线的电压从负电压增加，而剩余字线的电压从0v增加，与图11的步骤1003a一致。

图16b描绘了在预充电操作之后图16a的沟道中的电压的延续。

图17a描绘了在第五示例中在验证测试之后以及在预充电操作期间和之后的图7的串700n的沟道中的电压，在该示例中所有字线电压在预充电操作之后同时增加，其中nand串具有在多层叠堆中带有增加的小区间距的接口。

图17b描绘了在预充电操作之后图17a的沟道中的电压的延续。

图18描绘了用于包括两个层的半导体叠堆的示例制造过程。

图19a描绘了在与图18的步骤1800和1801一致的构型中的半导体结构。

图19b描绘了在与图18的步骤1802和1803一致的构型中的半导体结构。

图19c描绘了在与图18的步骤1804一致的构型中的半导体结构。

图19d描绘了在与图18的步骤1805一致的构型中的半导体结构。

图19e描绘了在与图18的步骤1806一致的构型中的半导体结构。

图19f描绘了在与图18的步骤1807和1808一致的构型中的半导体结构。

图19g描绘了在与图18的步骤1809和1810一致的构型中的半导体结构。

具体实施方式

本发明描述了用于减少存储器设备中的存储器单元的干扰的装置和技术。

在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的nand串中。每个nand串包括：在一个或多个漏极端选择栅极晶体管(称为sgd晶体管)之间串联连接的多个存储器单元，这些存储器单元位于nand串的连接到位线的漏极端上；以及一个或多个源极端选择栅极晶体管(称为sgs晶体管)，这些sgs晶体管位于nand串或其他串的连接到源极线的源极端上。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以其他类型的串连接，并且也可以其他方式连接。

在3d存储器结构中，存储器单元可被布置以叠堆的垂直串，其中该叠堆包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。每个串可具有与字线相交以形成存储器单元的柱的形状。

存储器单元可包括有资格存储用户数据的数据存储器单元，以及没有资格存储用户数据的虚设存储器单元或非数据存储器单元。虚设字线连接到虚设存储器单元。可在存储器单元的nand串的漏极端和/或源极端处提供一个或多个虚设存储器单元，以提供该串的沟道的电压中的逐渐转变。

在编程操作期间，根据字线编程顺序对存储器单元进行编程。例如，编程可以从块的源极侧处的字线开始，并前进到块的漏极侧处的字线。在一种方法中，在对下一个字线进行编程之前完成对每个字线的编程。例如，使用一个或多个编程遍对第一字线wl0进行编程，直到编程完成。接下来，使用一个或多个编程遍对第二字线wl1进行编程，直到编程完成等。编程遍可包括一组增加编程电压，在相应的编程循环或编程-验证迭代中将该组增加编程电压施加到字线，诸如图14中所描绘的那样。可以在每个编程电压之后执行验证操作以确定存储器单元是否已完成编程。当完成对存储器单元的编程时，可将该存储器单元锁定以免进一步编程，同时在后续的编程循环中继续对其他存储器单元进行编程。

还可以根据子块编程顺序对存储器单元进行编程，其中连接到字线的存储器单元在一个子块中编程，然后在下一个子块中编程，以此类推。

每个存储器单元可根据程序命令中的写入数据与数据状态相关联。基于该存储器单元的数据状态，存储器单元将保持在擦除状态或被编程为编程数据状态。例如，在每单元一位存储器设备中，存在两种数据状态，包括擦除状态和编程状态。在每单元两位存储器设备中，存在四种数据状态，这些数据状态包括擦除状态和三种更高的数据状态，称为a、b和c数据状态(参见图9a)。在每单元三位存储器设备中，存在八种数据状态，这些数据状态包括擦除状态和七种更高的数据状态，称为a、b、c、d、e、f和g数据状态(参见图9c)。在每单元四位存储器设备中，存在十六种数据状态，包括擦除状态和十五种更高的数据状态。数据状态可以被称为s0-s15数据状态，其中s0是擦除状态。

在对存储器单元进行编程之后，可以在读取操作中读回数据。读取操作可涉及将一系列读取电压施加到字线，同时感测电路确定连接到字线的单元是处于导电状态还是非导电状态。如果存储器单元处于非导电状态，则存储器单元的vth超过读取电压。该读取电压被设定为处于预期在相邻数据状态的阈值电压电平之间的电平。在读取操作期间，未选定字线的电压斜升到读取通过电平，该读取通过电平足够高以至将未选定数据和虚设存储器单元置于强导电状态以避免干扰选择的存储器单元的感测。

然而，已经观察到由于干扰存储器单元的vth可随着时间的推移而增加。具体地，在针对选定字线wln的编程循环结束处的验证测试之后，字线电压斜降至稳态电压vss，诸如0v。参见图12a在t12处的曲线1210。然而，由于字线编程顺序，wln的源极侧上的字线中的存储器单元(例如，wl0-wln-1)将包括具有升高的vth的编程存储器单元。当字线电压降低到低于vth时，串的沟道可被截止(使其成为非导电的)。这可导致wln的源极侧上的沟道电压低于漏极侧上的沟道电压。与图13a的沟道区域1303(1v)相比，另参见沟道区域1301(-5v)处。在下一个编程循环的预充电操作期间，该电压差保持不变，并且变得更差。与图13a的沟道区域1303(9v)相比，可参见沟道区域1301(3v)处。

当执行预充电操作时，该差分在下一编程循环中继续。参见图12a的t0-t2处。在预充电操作之后，字线的电压斜升，以通过电容耦合来提升未选定串的沟道电压。参见图12a的t2处。当电压足够高时，沟道不再截止并且创建沟道梯度使其与wln的存储器单元相邻。

沟道梯度生成电子空穴对，其中电子可在称为热电子注入(hei)类型的干扰的过程中行进到wln的存储器单元的电荷俘获区域中。参见图13b示出了对存储器单元711的干扰。这些干扰可随时间推移而累积，并将存储器单元的vth增加至高于可接受的电平，尤其对于擦除状态的存储器单元。参见图9b。干扰通常对连接到wln但未选择用于在当前编程循环中编程的存储器单元发生。这些是未选定串中未选定存储器单元。

本文提供的技术解决了上述及其他问题。在一种方法中，在预充电操作之后，包括wln和wln的一条或多条漏极侧字线的第一组相邻字线的电压在剩余字线的电压增加之后增加。例如，参见图14a中的组1401。另参见图12a在曲线1210处的延迟的增加。在另一种方法中，在预充电操作之后，第一组相邻字线的电压分步增加，而剩余字线的电压连续增加。参见图12b在曲线1240处的分步增加。在另一种方法中，第一组相邻字线的电压从负电压增加，而剩余字线的电压从0v增加。参见图12b在曲线1260处的负电压。这些方法修改字线增加的定时和/或相应初始电压，以减少可能导致干扰的沟道梯度。

在另一方面，可根据wln在多层叠堆中的位置来实现干扰对策。例如，当wln在叠堆的上层而不是下层时，可实施干扰对策。如结合图17a和图17b所述，当wln由于层之间的接口在下层中时，沟道梯度减少。

这些和其他特征将在下文进一步讨论。

图1是示例存储器设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126可经由行解码器124通过字线寻址，并且经由列解码器132通过位线寻址。读取/写入电路128包括多个感测块51、52、…、53(感测电路)并允许并行读取或编程存储器单元的页。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可与存储器管芯分开。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。

存储器结构可以为2d存储器结构或3d存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3d阵列。存储器结构可包括单体3d存储器结构，其中多个存储器级形成在单个基板(诸如晶圆)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。

控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、片上地址解码器114和功率控制模块116。功率控制模块可包括电压源，诸如结合图4所讨论的电压源。

状态机112提供存储器操作的芯片级控制。可提供存储区113，例如，用于操作参数和软件/代码。在一个实施方案中，状态机由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电气电路)实现。

片上地址解码器114提供主机或存储器控制器使用的地址接口与解码器124和132使用的硬件地址之间的地址接口。功率控制模块116控制在存储器操作期间提供给字线、选择栅极线、位线和源极线的功率和电压。该功率控制模块可包括用于数据和虚设字线、sgs和sgd晶体管和源极线的驱动器。另参见图4的驱动器。在一种方法中，感测块可包括位线驱动器。

在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控制电路可包括控制电路110、状态机112、解码器114和132、功率控制模块116、感测块51、52…53、读/写电路128、控制器122等中的任何一者或者其组合。

片外控制器122(在一个实施方案中是电路)可包括处理器122c、存储设备(存储器)诸如rom122a和ram122b、以及纠错码(ecc)引擎245。ecc引擎可以纠正许多读取错误。

还可以提供存储器接口122d。与rom、ram和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲区、隔离电涌，锁存i/o等。处理器可以经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。

存储设备包括代码诸如一组指令，并且处理器可可操作为执行该组指令以提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。

例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122c从rom122a或存储设备126a取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到ram122b中。一旦控制代码被加载到ram中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。

一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行执行本文所述的功能的指令。

在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(ram、rom、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。

除nand闪存存储器之外，还可以使用其他类型的非易失性存储器。

半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“dram”)或静态随机存取存储器(“sram”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“reram”)、电可擦除可编程只读存储器(“eeprom”)、闪存存储器(也可以被认为是eeprom的子集)、铁电随机存取存储器(“fram”)和磁阻随机存取存储器(“mram”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以nand配置或nor配置进行配置。

该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括reram设备元件，在一些实施方案中，reram设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括eeprom和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。

多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，nand配置中的闪存存储器设备(nand存储器)通常包含串联连接的存储器元件。nand串是包括存储器单元和选择栅极晶体管的一组串联连接的晶体管的示例。

nand存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中nand串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如nor存储器阵列。nand存储器配置和nor存储器配置为示例，并且可以其他方式配置存储器元件。

位于基板之内以及/或者之上的半导体存储器元件可被布置成二维或三维，诸如2d存储器结构或3d存储器结构。

在2d存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2d存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。

存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。

布置3d存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。

作为非限制性示例，3d存储器结构可被垂直地布置为多个2d存储器设备级的堆叠。作为另一个非限制性示例，3d存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2d配置布置，从而导致存储器元件的3d布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3d存储器阵列。

以非限制性示例的方式，在3dnand存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成nand串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直nand串。可以设想其他3d配置，其中一些nand串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3d存储器阵列还可以被设计为处于nor配置和处于reram配置。

通常，在单体3d存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3d存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3d阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3d存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。

2d阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3d存储器阵列。此外，多个2d存储器阵列或3d存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。

通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。

本领域的技术人员将认识到，该技术不限于所描述的2d示例性结构和3d示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。

图2是描绘图1的感测块51的一个实施方案的框图。单个感测块51被划分为称为感测模块180或感测放大器的一个或多个核心部分以及称为管理电路190的公共部分。在一个实施方案中，将存在用于每个位线的单独感测模块180和用于一组多个(例如，四个或八个)感测模块180的一个公共管理电路190。组中的每个感测模块经由数据总线172与相关联的管理电路通信。因此，存在与一组存储元件的感测模块通信的一个或多个管理电路。

感测模块180包括感测电路170，该感测电路通过确定已连接位线中的传导电流是高于还是低于预定阈值电平来执行感测。感测模块180还包括位线锁存器182，其用于设定已连接位线上的电压条件。例如，锁存在位线锁存器182中的预定状态将导致已连接位线被拉至指定编程禁止的状态(例如，1.5-3v)。作为示例，标志＝0可以禁止编程，而标志＝1不禁止编程。

管理电路190包括处理器192、四组示例性数据锁存器194-197、以及耦合在一组数据锁存器194与数据总线120之间的i/o接口196。可以为每个感测模块提供一组数据锁存器，并且可以为每组提供由ldl和udl识别的数据锁存器。在一些情况下，可以使用附加的数据锁存器。ldl为下页数据存储一位，udl为上页数据存储一位。这是在每个存储元件存储器设备的4级或2位中。可以为每个存储元件的每个附加数据位提供每个位线一个附加数据锁存器。

处理器192执行计算，以确定存储在已感测的存储元件中的数据并且将所确定的数据存储在该组数据锁存器中。每组数据锁存器194-197用于在读取操作期间存储由处理器192确定的数据位，并且在编程操作期间存储从数据总线120导入的数据位，该编程操作表示要编程到存储器中的写入数据。i/o接口196提供数据锁存器194-197和数据总线120之间的接口。

在读取期间，系统的操作处于状态机112的控制之下，该状态机控制向寻址的存储元件提供不同的控制栅极电压。当它逐步通过与存储器支持的各种存储器状态相对应的各种预定义控制栅极电压时，感测模块180可以在这些电压中的一个电压处跳闸，并且对应输出将经由数据总线172从感测模块180提供给处理器192。此时，处理器192通过考虑感测模块的跳闸事件和关于来自状态机的经由输入线193施加的控制栅极电压的信息来确定所得的存储器状态。然后，它计算存储器状态的二进制编码，并将得到的数据位存储到数据锁存器194-197中。在管理电路190的另一个实施方案中，位线锁存器182起到双重作用，既用作用于锁存感测模块180的输出的锁存器，也用作如上所述的位线锁存器。

一些具体实施可包括多个处理器192。在一个实施方案中，每个处理器192将包括输出线(未示出)，使得每个输出线被线或在一起。在一些实施方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证过程期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何时所有被编程的位达到了期望的电平。例如，当每个位达到其所需电平时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器与八个感测模块通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器192以累积相关联位线的结果，使得状态机只需要读取一次线或线。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位何时改变其状态并相应地改变算法。

在编程或验证操作期间，待编程的数据(写入数据)从数据总线120存储在该组数据锁存器194-197中，在每个存储元件两位的具体实施中存储在ldl和udl锁存器中。在每个存储元件三位的具体实施中，可以使用附加的数据锁存器。在状态机的控制下，编程操作包括一系列编程电压脉冲被施加到所寻址的存储元件的控制栅极。每个编程脉冲之后是读回(验证)以确定存储元件是否已被编程到所需的存储器状态。在一些情况下，处理器192监控相对于所需存储器状态的读回存储器状态。当两者一致时，处理器192设定位线锁存器182，以便使位线被拉至指定编程禁止的状态。即使在其控制栅极出现编程脉冲，这也禁止耦合到位线的存储元件进一步编程。在其他实施方案中，处理器最初加载位线锁存器182，并且感测电路在验证过程中将它设定为禁止值。

每组数据锁存器194-197可被实现为每个感测模块的数据锁存器的堆叠。在一个实施方案中，每个感测模块180有三个数据锁存器。在一些具体实施中，数据锁存器被实现为移位寄存器，使得存储在其中的并行数据被转换为数据总线120的串行数据，反之亦然。对应于存储元件的读/写块的所有数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过串行传输输入或输出数据块。具体地讲，读取/写入模块组被调整，使得其每个数据锁存器组将数据按顺序移入或移出数据总线，就如它们是整个读/写块的移位寄存器的一部分一样。

数据锁存器指示相关联的存储元件何时达到编程操作的某些里程碑。例如，锁存器可识别存储元件的vth低于特定验证电平。数据锁存器指示存储元件当前是否存储来自一页数据的一个或多个位。例如，ldl锁存器可以用于存储下页数据。当下页位存储在相关联的存储元件中时，ldl锁存器被翻转(例如，从0到1)。当上页位存储在相关联的存储元件中时，udl锁存器被翻转。这发生在相关联的存储元件完成编程时，例如，当其vth超过目标验证电平诸如vva、vvb或vvc时。

图3描绘了图1的感测块51的另一个示例框图。列控制电路可以包括多个感测块，其中每个感测块经由相应的位线对多个存储器单元执行感测，例如读取操作、编程验证操作或擦除验证操作。在一种方法中，感测块包括多个感测电路，也称为感测放大器。每个感测电路与数据锁存器和高速缓存相关联。例如，示例感测电路350a、351a、352a和353a分别与高速缓存350c、351c、352c和353c相关联。

在一种方法中，可以使用不同的相应感测块来感测不同的位线子集。这允许与感测电路相关联的处理负载被每个感测块中的相应处理器划分和处理。例如，感测电路控制器360可以与该组(例如，十六个)感测电路和锁存器通信。感测电路控制器可以包括预充电电路361，其向每个感测电路提供用于设定预充电电压的电压。感测电路控制器还可包括存储器362和处理器363。

图4描绘了用于向存储器单元的块提供电压的示例电路。在该示例中，行解码器401向字线以及块410的组中的每个块的选择栅极提供电压。该块可位于平面中并且包括块blk_0至块blk_8。行解码器向传输栅极422提供控制信号，该传输栅极将块连接到行解码器。通常，一次在一个选定块上以及在块的一个选定子块上执行编程或读取操作。可以在选定块或子块上执行擦除操作。行解码器可将全局控制线402连接到本地控制线403。控制线表示导电路径。在全局控制线上从电压源420提供电压。电压源可向连接到全局控制线的开关421提供电压。控制传输栅极424(也称为传输晶体管或转移晶体管)，以将电压从电压源420传输到开关421。

例如，电压源420可在字线(wl)、sgs控制栅极和sgd控制栅极上提供电压。电压源可包括：选定字线(wl)驱动器447，该字线驱动器在编程或读取操作期间选择的字线上提供电压；驱动器447a，该驱动器用于第一组相邻字线(该字线包括wln；参见图14a的示例组1401)中的未选定数据字线；驱动器447b，该驱动器用于第二组未选定数据字线(该数据字线可为第一组的漏极侧上的一组字线；参见图14a中的示例组1402)并且用于第三组未选定数据字线(该数据字线可为wln的源极侧上的一组字线；参见图14a的示例组1400)；以及虚设字线驱动器447c，该虚设字线驱动器在虚设字线上提供电压。

电压源还可包括用于每个子块的单独sgs和sgd驱动器。例如，sgs驱动器445、445a、445b和445c，以及sgd驱动器446、446a、446b和446c可以分别为sb0、sb1、sb2和sb3提供，诸如在图7和图8中。在另一个选项中，一个sgs驱动程序对于块中的不同子块是公共的。

包括行解码器的各种部件可以从控制器诸如状态机112或控制器122处接收命令，以执行本文描述的功能。

源极线电压源430经由控制线432向基板中的源极线/扩散区提供电压vsl。在一种方法中，源极扩散区433对于块是共同的。这些块也共享一组位线442。位线电压源440向位线提供电压。

图5是存储器设备500的透视图，该存储器设备包括图1的存储器结构126的示例3d配置中的一组块。在基板上的是存储器单元(存储元件)的示例性块blk0、blk1、blk2和blk3，以及具有由块使用的电路的外围区域。外围区域504沿每个块的边缘延伸，而外围区域505位于该组块的端部处。在一种方法中，sgs晶体管的电压驱动器的传输栅极可以位于该外围区域505中。在这种情况下，块blk0、blk1、blk2和blk3距离传输栅极逐渐更远。该电路可以包括电压驱动器，该电压驱动器可以连接到块的控制栅极层、位线和源极线。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板501还可以承载块下方的电路，以及一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。块形成在存储器设备的中间区域502中。在存储器设备的上部区域503中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。

在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或sgd线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。

图6a描绘了图5的块中的一个的一部分的示例剖视图。该块包括交替的导电层和介电层的堆叠610。在该示例中，导电层包括两个sgd层、一个sgs层、两个源极侧虚设字线层(或字线)wlds1和wlds0、两个漏极侧虚设字线层wldd1和wldd0，以及十一个数据字线层(或数据字线)wll0-wll10。wll0是源极侧数据字线，并且wlds1是与源极侧数据字线相邻的虚设字线层。wlds0是与wlds1相邻的另一个虚设字线层。wll10是漏极侧数据字线，并且wldd1是与漏极侧数据字线相邻的虚设字线层。wldd0是与wldd1相邻的另一个虚设字线层。介电层被标记为dl1-1l19。此外，描绘了包括nand串ns1和ns2的堆叠的区。每个nand串包含存储器孔618或619，该孔填充有形成与字线相邻的存储器单元的材料。在图6c中更详细地示出了堆叠的区622。

其他构型也是可能的。例如，图7的串具有32个数据存储器单元、两个边缘虚设存储器单元以及sgd和sgs晶体管中的每个。

该堆叠包括基板611。在一种方法中，源极线sl的一部分包括基板中的n型源极扩散层611a，该n型源极扩散层与块中的每串存储器单元的源极端接触。在一个可能的具体实施中，n型源极扩散层611a形成在p型阱区611b中，该p型阱区继而又形成在n型阱区611c中，该n型阱区继而又形成在p型半导体基板611d中。在一种方法中，n型源极扩散层可以由平面中的所有块共享。

ns1在堆叠616的底部616b处具有源极端613，并且在堆叠的顶部616a处具有漏极端615。金属填充的狭缝617和620可以跨堆叠周期性地提供，作为延伸穿过堆叠的互连，诸如以将源极线连接到堆叠上方的线。狭缝可以在形成字线期间使用，并且随后用金属填充。还描绘了位线bl0的一部分。导电通孔621将漏极端615连接到bl0。

在一种方法中，存储器单元的块包括交替的控制栅极层(例如，导电层或区域)和介电层或区域的叠堆，并且存储器单元布置在叠堆中的垂直延伸的存储器空穴中。

在一种方法中，每个块包括梯形边缘，其中垂直互连连接到每个层，包括sgs、wl和sgd层，并且向上延伸到到电压源的水平路径。

图6b描绘了示例晶体管650。晶体管包括控制栅极cg、漏极d、源极s和沟道ch，并且例如可以表示存储器单元或选择栅极晶体管。

图6c描绘了图6a的叠堆的区域622的近距离视图，其中叠堆包括单个层。存储器单元在字线层和存储器孔的交叉处形成在堆叠的不同级。字线层连接到存储器单元的控制栅极。该示例包括wll10、wll9、wll8、wll7和wll6中的存储器单元680、681、682、683和684。字线层由各自具有d1的厚度的介电层dl14、dl13、dl12和dl11a间隔开。这也是单元间距离，或每对相邻存储器单元之间沿z轴或垂直轴的距离。

可以沿着存储器孔630的侧壁(sw)和/或在每个字线层内(例如，使用原子层沉积)沉积多个层。例如，由存储器空穴内的材料形成的每个柱699或列可包括阻挡氧化物/块高k材料660、电荷俘获层663或膜(诸如氮化硅(si3n4)或其他氮化物)、隧道层664、沟道665(例如，包括多晶硅)。电介质核心666填充存储器空穴的其余部分。字线层可包括金属阻挡层661和导电金属662(诸如钨)作为控制栅极。例如，提供控制栅极690、691、692、693和694。在不同的存储器孔中类似地形成附加柱。柱可形成串的柱状有源区域(aa)。

每个串包括从源极端选择栅极晶体管连续延伸到漏极端选择栅极晶体管的沟道。

当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的vth与存储的电荷量成比例地增加。在擦除操作期间，电子返回到沟道。

存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区和字线之间。

nand串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。此外，nand串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此分开。

图6d描绘了图19g的叠堆的区域623的近距离视图，其中在叠堆的两个层之间形成接口if。该实例包括分别在字线层wlif+3、wlif+2、wlif+1、wlif-1、wlif-2和wlif-3中的存储器单元680a、681a、682a、683a、684a和685a。该示例中字线的编号是相对于接口的。字线层通过介电层dlif+2、dlif+1、dlif-1和dlif-2间隔开，这些介电层各自具有d1(第一距离)的厚度，并且dlif具有更大厚度d2(第二距离)或高度，该高度为存储器单元682a和683a之间的距离。d1和d2也是间隔间距离，或相邻存储器单元之间沿z轴或垂直轴的距离。在一种方法中，d2为d1的高度的至少两倍。例如，d2可为d1的高度的2-5倍。

dlif可为聚合层，该聚合层由介电材料组成，这些介电材料沉积于彼此顶部的一层或多层单独层中。存储器单元682a与接口相邻并位于接口上方，并且存储器单元683a与接口相邻并位于接口下方。这些是接口存储器单元。第二距离跨越接口。在一些情况下，由于难以沿距离d2控制沟道区域，因此存储器单元682a和683a可被设置为没有资格存储用户数据的虚设存储器单元。在这种情况下，wlif+1和wlif-1为虚设字线。

通过叠堆的每个层蚀刻的存储器空穴具有锥形形状，例如，在顶部处较宽并且在底部处较窄。因此，顶部字线层处或下层中的存储器单元的存储器空穴直径dy大于底部字线层处或上层中的存储器单元的存储器空穴直径dx。直径dz表示存储器空穴的最宽区域。该加宽区域用于适应上层的存储器空穴部分相对于下层中的存储器空穴部分的小的未对准。由于处理边界问题，提供了dlif的增加厚度d2，并且该增加厚度d2还通过在两个层中的存储器空穴部分之间提供转变区域来适应未对齐。

列1941(图19d)或存储器空穴1931(图19c)包括界面，在该界面处存储器空穴的直径在一定程度上沿着该存储器空穴的高度加宽。

如图6c所示，多个层可沿着存储器空穴的侧壁沉积。这些层可适形于接口中变化的直径。例如，由存储器空穴内的材料形成的每个柱699a或列可包括阻挡氧化物/块高k材料660a、电荷俘获层663a或膜、隧道层664a和沟道665a。电介质核心666s填充存储器空穴的其余部分。字线层可包括金属阻挡层661a和导电金属662a作为控制栅极。例如，提供了控制栅极690a、691a、692a、693a、694a和695a。

图7描绘了3d配置中的子块中的nand串的示例视图。每个子块包括彼此连接的多个nand串或其他多组存储器单元，其中针对每个子块描绘了一个示例nand串。例如，sb0、sb1、sb2和sb3分别包括示例nand串700n、710n、720n和730n。在该示例中，每个串具有一个sgd晶体管、一个漏极侧虚设存储器单元、三十二个数据存储器单元(其中十六个位于接口if上方，十六个位于接口下方)、一个源极侧虚设存储器单元和一个sgs晶体管。

在块blk中，每个子块包括一组nand串，该组nand串在x方向上延伸并且具有公共sgd线。nand串700n、710n、720n和730n分别位于子块sb0、sb1、sb2和sb3中。块的编程可以按一次一个子块地发生。在每个子块内，可遵循字线编程顺序，例如从wl0即源极端字线开始，并且以一次一个字线前进至wll31，即漏极端字线。

nand串700n、710n、720n和730n分别具有沟道700a、710a、720a和730a。

另外，nand串700n包括sgs晶体管701、虚设存储器单元702和717、数据存储器单元703-716以及sgd晶体管718。

nand串710n包括sgs晶体管721、虚设存储器单元722和737、数据存储器单元723-736以及sgd晶体管738。

nand串720n包括sgs晶体管741、虚设存储器单元742和757、数据存储器单元743-756以及sgd晶体管758。

nand串730n包括sgs晶体管761、虚设存储器单元762和777、数据存储器单元763-776以及sgd晶体管778。

sb0、sb1、sb2和sb3中的sgd晶体管可分别由单独的控制线sgd(0)和sgd(1)、sgd(2)和sgd(3)驱动。sb0、sb1、sb2和sb3中的sgd晶体管可以分别由控制线sgs(0)、sgs(1)、sgs(2)和sgs(3)驱动。

图8描绘了图7的子块sb0-sb3的附加细节。描绘了示例存储器单元，该存储器单元在x方向上沿着每个子块中的字线延伸。为简单起见，每个存储器单元被描绘为立方体。sb0包括nand串700n、701n、702n和703n。sb1包括nand串710n、711n、712n和713n。sb2包括nand串720n、721n、722n和723n。sb3包括nand串730n、731n、732n和733n。位线连接到nand串的组。例如，位线bl0连接到nand串700n、710n、720n和730n，位线bl1连接到nand串701n、711n、721n和731n，位线bl2连接到nand串702n、712n、722n和732n，并且位线bl3连接到nand串703n、713n、723n和733n。传感电路可以连接到每个位线。例如，感测电路780、781、782和783连接到位线bl0、bl1、bl2和bl3。可以为感测电路提供位线电压源。

可以对一个字线中的选定的单元和一次一个子块进行编程和读取。这允许每个选定的单元由相应的位线和/或源极线控制。例如，包括分别在nand串700n和701n中的示例存储器单元711和740的一组存储器单元801连接到sb0中的wll14。以假定wll14为wln作为示例。

wll31为漏极端或漏极边缘数据字线，并且wll0为源极端或源极边缘数据字线。一组存储器单元可以同时被编程或读取。另一组存储器单元连接到其他子块sb1-sb3中的每个中的wll14。例如，包括nand串710n中的示例存储器单元858的一组存储器单元820连接到sb1中的wll14。

当sb0中的wll14的选定存储器单元被编程(例如，存储器单元740)时，sb0中的wll14的未选定存储器单元(例如，存储器单元711)和sb1-sb3中的wll14的未选定存储器单元(例如，sb1中的存储器单元858)最容易受到热电子注入类型干扰。在当前的编程循环中被编程的存储器单元是选定存储器单元，相关联的字线是选定字线或字线层，并且相关联的子块是选定子块。除wll14之外的字线是未选定字线或字线层。符号wln、wln-1和wln+1可用于分别表示选定字线、相邻的源极侧未选定字线和相邻的漏极侧未选定字线。wll15为wll14的相邻漏极侧字线。

在该示例中，源极线sl或源极区由电压源slvs以电压vsl驱动。

每个串包括在漏极端的一个或多个sgd晶体管和在源极端的一个或多个sgs晶体管。在这种情况下，每个串有一个sgd晶体管和一个sgs晶体管。如图7所示，每个sgd晶体管可连接到单独的控制线层，使得该sgd晶体管可被单独驱动，或者nand串中的两个或更多个sgd晶体管(当存在时)可连接并共同驱动这些sgd晶体管的控制栅极。例如，sb0具有一组sgd晶体管840，其中含有在串700n中的示例sgd晶体管718。sb0还具有一组sgs晶体管843，其中含有在串700n中的示例sgs晶体管701。相似地，sb1具有一组sgd晶体管850，其中含有在串710n中的示例sgd晶体管851。sb1还具有一组sgs晶体管853，其中含有在串710n中的示例sgs晶体管854。

图9a描绘了在编程操作之后连接到选定的字线的一组存储器单元的示例阈值电压(vth)分布，其中使用了四个数据状态。为擦除(er)状态存储器单元提供vth分布900。三个vth分布910、912和914分别表示分配的数据状态a、b和c，当存储器单元的vth分别超过验证电压vva、vvb或vvc时，这些存储器单元达到这些状态。本示例使用了四种数据状态。也可使用其他数量的数据状态，诸如八个或十六个。读取电压vra、vrb和vrc用于从具有该vth分布的一组单元中读取数据。这些验证电压和读取电压是选定的字线电压的控制栅极读取电平的示例。

在编程操作期间，可以通过使用一个或多个编程遍来实现最终的vth分布。例如，每个阶段可使用增量阶跃脉冲编程。在编程遍期间，对选定的字线执行编程循环。编程循环包括编程部分，其中将编程电压施加到字线，接着是执行一个或多个验证测试的验证部分。每个编程状态具有验证电压，该验证电压用于对状态的验证测试。

单遍编程操作涉及一系列多个编程-验证操作(或编程循环)，这些操作从初始vpgm电平开始执行并且前进至最终的vpgm电平，直到一组选定的存储器单元的阈值电压达到分配的数据状态的验证电压。在编程遍开始时，所有存储器单元最初可能处于擦除状态。在编程遍完成之后，可以使用在vth分布之间的读取电压从存储器单元读取数据。同时，将读取通过电压vreadpass(例如，8-10v，也称为vread)施加到剩余的字线。通过测试给定存储器单元的vth是高于一个或多个读取参考电压还是低于一个或多个读取参考电压，系统可以确定由存储器单元表示的数据状态。这些电压是分界电压，因为它们在不同的数据状态的vth范围之间划分。

此外，可以将被编程或读取的数据布置成页面。例如，对于四个数据状态，或每个单元两位，可以存储两页数据。用于er、a、b和c状态的位的示例编码分别是上页(up)位/下页(lp)位的格式的11、10、00和01。下页读取可以使用vra和vrc，并且上页读取可以使用vrb。

图9b描绘了图9a的一组存储器单元的示例vth分布，该图示出了热电子注入(hei)类型的干扰的影响。hei干扰涉及由于未选定存储器单元的nand串的沟道中的电压梯度而对与选定字线连接的未选定存储器单元的无意编程。该干扰导致存储器单元的vth上升，并且该干扰对于擦除状态的存储器单元是最强的。该干扰与电压梯度的量值和持续时间成正比。

曲线900a表示具有相对小的干扰量的擦除状态vth，并且曲线900b表示具有相对大的干扰量的擦除状态vth。

当使用多层叠堆时，对于上层字线(例如，对于多层叠堆的接口上方的存储器单元)的干扰量显著大于对于接口下方的存储器单元的干扰量。这是由于接口中的沟道区域的过早截止以及在验证测试之后所得的下层中的沟道中的电子俘获。另参见图17a和图17b。

图9c描绘了在编程操作之后连接到选定的字线的一组存储器单元的示例vth分布，其中使用了八个数据状态。单遍或多遍编程可以用于获得这种vth分布。基于所指示的写入数据，将保持在er状态的存储器单元由vth分布920表示。分别使用验证电压vva、vvb、vvc、vvd、vve、vvf和vvg将待编程到a、b、c、d、e、f和g状态的存储器单元分别由vth分布921、922、923、924、925、926和927表示。每个数据状态表示所示的三位数据。读取电压vra、vrb、vrc、vrd、vre、vrf和vrg可以用于在读取操作中读取存储器单元的状态。这些验证电压和读取电压是选定的字线电压的控制栅极读取电平的示例。其他示例编程操作可以使用附加的数据状态和/或编程遍。例如，十六种数据状态是可能的。

通过八个数据状态或每个单元三位，可以存储三页数据。用于a、b、c、d、e、f和g状态的位的示例编码分别是111、110、100、000、010、011、001和101。可以通过使用vra和vre的读取电压读取存储器单元来确定下页的数据。可以通过使用vrb、vrd和vrf的读取电压读取存储器单元来确定中间页的数据。可以通过使用vrc和vrg的读取电压读取存储器单元来确定上页的数据。

图10a描绘了用于其中可实施干扰对策的编程数据存储器单元的过程。步骤1000开始编程操作或遍次。在一种方法中，编程操作包括一个或多个编程遍。步骤1001设定初始编程电压(vpgm)。参见例如图11和vpgm_init。步骤1002开始编程循环。步骤1003执行预充电阶段。另参见图12a的t0-t2处。在该阶段中，将位线电压vbl诸如2v传递到所选择和未选定串的沟道的漏极侧。任选地，将vsl也传递到沟道的源极端。这提供了沟道的一些升压，并且移除残余电子以有利于在编程阶段中的升压。步骤1004包括执行编程阶段。另参见图12a的t2-t10处。在该阶段中，未选定字线的电压从预充电阶段期间使用的初始电压增加到通过电压。这种增加提供未选定串的电压的电容耦合。未选定串的选择栅极晶体管处于非导电状态以允许耦合。例如，vbl可对于未选定串设定为高的以将sgd晶体管以非导电状态提供，并且可设定为低的以将sgd晶体管以导电状态提供。

随后，将编程电压或脉冲施加到选定字线。该步骤还包括设定连接到选定的字线的存储器单元的编程或禁止状态。具有禁止状态的存储器单元将串的相关联的位线设定为高电平，例如2v-3v，该存储器单元禁止编程。具有编程状态的存储器单元将串的相关联的位线设定为低电平，例如0v，该存储器单元允许编程。

步骤1005包括对选定存储器单元执行验证阶段，例如一个或多个验证测试。另参见图12a的t10-t12处。这可以涉及经由选定字线向选定存储器单元施加处于一个或多个控制栅极读取电平的电压(例如，曲线1201)，同时在感测存储器单元时向未选定字线施加处于读取通过电平的电压(例如，图12a和图12b中的曲线1210、1240、1250或1260)。存储器单元的感测可涉及检测相关联的串中的电流电平。验证测试确定每个选定的存储器单元是处于导电状态还是非导电状态。判定步骤1006确定验证测试是否通过。如果判定步骤1006为真，则编程操作或遍次在步骤1008处完成。如果判定步骤1006为假，则步骤1007递增vpgm，并且在步骤1002处开始另一个编程循环。在给定的编程循环中，可以对一个或多个分配的数据状态执行验证测试。对于每个分配的数据状态，如果所有或几乎所有具有分配的数据状态的存储器单元通过验证测试，则对应的验证测试通过。例如，如果所有或几乎所有具有分配的数据状态的存储器单元的vth大于控制栅极读取电平，则验证测试可以通过。这可通过串中的电流超过由位线电压的衰减测量的指定电平来指示。

步骤1003和/或步骤1004可包括一个或多个干扰对策。与将第二组和第三组相邻存储器单元的电压增加到通过电压相比，这些对策可涉及使用不同的定时和/或相应的初始电压以用于将第一组相邻存储器单元的电压增加到通过电压。例如，步骤1003可包括步骤1003a。该步骤包括为第一组相邻存储器单元或字线(例如，包括wln和wln的漏极侧上的一条或多条字线；参见图14a中的示例组1401)设定较低的第一相应初始电压(例如，负电压)，并且为第二组(在第一组的漏极侧上；参见图14a中的示例组1402)和第三组(在wln的源极侧上；参见图14a的示例组1400)存储器单元或字线设定较高的第二相应初始电压(例如，0v)。在一个选项中，第二组中的存储器单元彼此相邻，并且第三组中的存储器单元彼此相邻。另参见图12b和曲线1260。任选地，第一组仅包括wln。

步骤1004a可包括步骤1004a-1004d中的一个或多个。步骤1004a包括为与第二组和第三组存储器单元的电压相比的第一组相邻存储器单元的电压提供延迟增加。参见图12a的曲线1210。步骤1004b包括为第一组相邻存储器单元的电压提供分步增加，并且为第二组和第三组存储器单元电压提供的连续增加。参见图12b的曲线1240。步骤1004c包括为与第二组和第三组存储器单元的电压相比的第一组相邻存储器单元的电压提供较低的增加速率。参见图12b的曲线1250。步骤1004d包括基于多层叠堆中wln的位置来调节与第二组和第三组存储器单元相比的第一组相邻存储器单元的定时和/或相应初始电压。有关详细信息，参见例如图17a和图17b。

在一个选项中，在编程操作的每个编程循环中执行干扰对策。然而，其他选项是可能的。例如，干扰对策的执行可少于编程操作的所有编程循环。在一个选项中，由于在先前编程循环之后由字线电压的降低引起的沟道电压差不存在，对第一编程循环省略干扰对策。另外，可在少于块的所有数据字线的编程期间执行干扰对策。

图10b描绘了在第一组、第二组和第三组存储器单元随多层叠堆中的wln位置增加之前的初始电压的曲线，与图10a的步骤1003c和1004d一致。例如，多层叠堆包括下层和上层。如结合图17a和图17b进一步讨论的，例如当wln在下层时干扰显著降低，但当wln在多层叠堆的上层时干扰仍然是个问题。因此，在一个选项中，当wln在上层中但不在下层中时，可使用干扰对策。在另一个选项中，当wln在上层中时可使用相对强的干扰对策，并且当wln在下层中时使用相对弱的干扰对策。例如，较强的对策可涉及在预充电期间使用较低的初始电压(图10b)、在预充电之后较长的电压增加延迟(图10c)、在vint处较长的保持时间(图10d)以及/或者较低的增加速率(图10e)。

水平轴指示wln是在下层还是在上层，其中这些层由接口(if)分开。当wln在下层中时，对于所有组字线(实线；无干扰对策)初始电压可为v3的相对高电压，或v3可在相对低电压v2用于第一组(虚线；弱干扰对策)时用于第二组和第三组。当wln在上层中时，v3可在v1<v2用于第一组(虚线；强干扰对策)时用于第二组和第三组(实线)。

根据图10b，当选定字线在上层中并且比漏极侧存储器单元的相应初始电压(v3)低第二量(v3-v1)时，选定存储器单元(或组1)的相应初始电压(v2)比漏极侧存储器单元(或组2)的相应初始电压(v3)低第一量(v3-v2)，当选定字线在下层中时该第二量大于该第一量。

图10c描绘了第一组存储器单元的电压增加的开始相对于第二组和第三组存储器单元的电压增加的开始的延迟随多层叠堆中wln位置变化的曲线，与图10a的步骤1004和1004d一致。当wln在下层时，对于所有组字线(实线；无干扰对策)延迟可为零，或相对小的延迟d1可用于第一组(虚线；弱干扰对策)。当wln在上层时，对于第一组(虚线；强干扰对策)，该延迟可为相对大的延迟d2>d1。

图10d描绘了第一组存储器单元的电压增加期间的中间电压(vint)的保持时间随多层叠堆中wln位置变化的曲线，与图10a的步骤1004b和1004d一致。当wln在下层时，对于所有组字线(实线；无延迟或干扰对策)保持时间可为零，或相对小的保持时间h1可用于第一组(虚线；弱干扰对策)。当wln在上层时，对于第一组(虚线；强干扰对策)，该保持时间可为相对大的保持时间h2>h1。

根据图10d和图10e，控制电路可被配置为当选定字线在上层中时比当选定字线在下层中时提供选定字线的电压增加的较长的时间段。例如，该较长的时间段可涉及分步增加或斜升增加。

图10e描绘了在第一组、第二组和第三组存储器单元电压增加速率随多层叠堆中的wln位置变化的曲线，与图10a的步骤1004c和1004d一致。当wln在下层中时，对于所有组字线(实线；无干扰对策)增加速率可为r3的高，或r3可在较低的增加速率r2用于第一组(虚线；弱干扰对策)时用于第二组和第三组。当wln在上层中时，r3可在r1<r2用于第一组(虚线；强干扰对策)时用于第二组和第三组(实线)。

根据图10e，控制电路可被配置为当选定字线(或第一组)在上层中时比当选定字线(或第一组)在下层中时提供选定字线(或第一组)的电压的较低增加速率。

根据图10e，当选定字线在上层中并且比漏极侧存储器单元(r3)(或第二组)的电压的增加速率低第二量(r3-r1)时，选定存储器单元(r2)(或第一组)的电压的增加速率比漏极侧存储器单元(r3)(或第二组)的电压的增加速率低第一量(r3-r2)，当选定字线在下层中时，该第二量大于该第一量。

根据图10b至图10e，控制电路可被配置为调整选定字线(或第一组)的定时或相应初始电压中的至少一个以在选定字线(或第一组)在多层叠堆的下层中时提供相对弱的干扰对策，并且在选定字线(或第一组)在多层叠堆的上层时提供相对强的干扰对策。

图11描绘了示例编程操作中的一系列编程循环，与图10a一致。脉冲串1100包括一系列编程脉冲1101-1115，该一系列脉冲被施加到选择用于编程的字线。脉冲串1100是第二组逐步增加的编程电压的示例。脉冲串通常包括编程脉冲，其在一个或多个编程循环或编程遍的编程循环中使用固定或变化步长的幅度逐步增加。在一些情况下，在第一个编程循环之后的每个编程循环中，编程脉冲增加。新的脉冲串可以施加到每个编程遍中，从初始电平开始并且在不超过最大允许电平的最终电平结束。在不同的编程遍中，初始电平可以相同或不同。在不同的编程遍中，最终电平可以相同或不同。在不同的编程遍中，步长可以相同或不同。在一些情况下，在最终编程遍中使用较小的步长来减小vth分布宽度。

vpgm_init是初始编程电压。作为示例，基于被验证的分配的数据状态，在每个编程脉冲之后提供一个、两个或三个验证脉冲。例如，在编程循环1-3中施加a状态验证脉冲1120(vva)，在编程循环4-6中施加a状态和b状态验证脉冲1121(分别为vva和vvb)，在编程循环7和8中施加a状态、b状态和c状态验证脉冲1122(分别为vva、vvb和vvc)，在编程循环9-11中施加b状态和c状态验证脉冲1123，并且在编程循环12-15中施加c状态验证脉冲1124。

图12a描绘了可用于编程操作的编程循环中的电压的曲线的示例，与图10a一致。图12b描绘了可用于编程操作的编程循环中的电压的曲线的附加的示例，与图10a一致。在图12a和图12b中，垂直尺寸表示电压，并且水平尺寸表示时间，其中时间点为t0-t12。所描绘的时间段对应于一个编程循环，并且包括预充电阶段1290(t0-t2)、编程阶段1291(t2-t10)和验证阶段1292(t10-t12)。从t12处开始的时间段可被认为是编程循环的电压降低阶段。曲线1200表示vwl_sel(即选定字线的电压)，曲线1210表示vwl_unsel(即未选定字线的电压以及任选地vwl_sel的区域1200b)，曲线1220表示选择栅极电压(例如，vsgd和/或vsgs)，并且曲线1230表示vbl。

曲线1200的区域1200a(预充电阶段期间的电压)可被修改为曲线1260，作为第一组相邻存储器单元的一部分。曲线1200的区域1200b(预充电阶段期间的电压)可被修改以跟遵循线1210、1240或1250中的任一者，作为第一组相邻存储器单元的一部分。

在预充电阶段，向串的沟道的漏极侧提供正vbl(曲线1230a)以移除残留电子并提供少量的升压(诸如1-2v)。此时，选定子块(sgd_sel)和未选定子块(sgd_unsel)的sgd晶体管处于导电状态，例如电压为6v(曲线1220a)。这允许位线电压传输到漏极端沟道。此时，选定子块(sgd_sel)和未选定子块(sgd_unsel)的sgd晶体管也可能处于导电状态，例如电压为6v(曲线1220a)以允许源极线电压(vsl)传递到沟道的源极端。

在编程阶段中，vwl_sel和vwl_unsel斜升(例如，从t2-t5处开始)以提供未选定串的沟道的电容耦合。然后将vwl_sel在t8处进一步斜升至vpgm的峰值电平。在编程电压或来自t8-t9的脉冲之后，vwl斜降至vss。随后，在验证阶段，通过在wln上施加一个或多个控制栅极读取电压(曲线1201)，并且对于每个读取电压，感测选定子块的选定串中的存储器单元的导电状态，执行一个或多个验证测试。

在编程和验证阶段期间，对于选定子块(曲线1220b)，vsg_sel可分别被设定为例如2.5v和6v。在编程脉冲期间，在vbl＝0v的情况下，该电压足够高以为选定块中的选定串提供处于导电状态的sg_sel晶体管。然而，该电压足够低使得通过为这些串设定高vbl，可为选定子块中的锁定串提供处于非导电状态的sg_sel晶体管。在验证阶段期间，sgd晶体管处于强导电状态以允许对选定存储器单元进行感测。因此，对于选定串，漏极端选择栅极晶体管在预充电阶段和编程阶段期间处于导电状态。vsg_unsel降低到降低的电平诸如0v(曲线1220c)，这为未选定子块中的串提供处于非导电状态的sg_unsel晶体管。在验证阶段之后，在t12处，vbl降低到0v，使得sgd晶体管截止并且沟道区具有浮动电压。当vsg_sel随后从6v降低到0v时，由于sgd晶体管的vth＝2v，如结合图13a和沟道区域1304所讨论的，沟道区域耦合降低到-2v。

在编程和验证阶段期间，对于未选定串(曲线1230b)，vbl可保持高达2v，或者对于选定串，vbl可以保持低至0v(曲线1230c)。

在验证阶段之后，在t12处，vwl_unsel降低。

在曲线1210处的字线电压的增加遵循结合图10a的步骤1004a所讨论的选项。曲线1210a描绘了在预充电阶段期间为vss＝0v的字线电压。随后，曲线1210b描绘了从t2-t4字线电压从vss连续增加到vpass。这种增加可涉及指示电压驱动器在t2处使电压阶跃变化到vpass的控制。由于rc时间常数，电压的实际变化将不会立即发生。增加的开始时间为t2，并且完成时间为t4。该示例可用于第二组和第三组未选定字线(图14a中分别为组1402和组1400)。曲线1210c和曲线1210d描绘了字线电压延迟的增加。该示例可用于第一组未选定字线(图14a中的组1401)。

在一个选项中，不同的延迟用于字线和存储器单元的不同子组。例如，曲线1210d的较大延迟用于字线的第一子组，该第一子组包括wln和任选地wln的漏极侧上的一个或多个未选定字线，并且曲线1210c的较小延迟用于彼此相邻的一个或多个未选定字线的第二子组。未选定字线也可在第一子组中彼此相邻。第二子组可在第一子组的漏极侧上与第一子组相邻。该概念也可扩展到多于两个的子组。

曲线1210c和曲线1210d分别描绘了从t4-t6和从t5-t7处字线电压从vss连续增加到vpass。增加的开始时间为t4或t5，并且对于较小和较大的延迟的完成时间分别为t6或t7。

在另一个选项中，为了更简单的实现，仅一个延迟的增加用于第一组未选定字线。

例如，在图14a中，wl14为wln，第一组未选定字线1401包括wl14-wl16，第二组未选定字线1402包括wl17-wl31，并且第三组未选定字线1400包括wl0-wl13。第一子组可包括wl14和wl15并且第二子组可包括wl16，或者第一子组可包括wl14并且第二子组可包括wl15和wl16。在一个示例中，曲线1210d可用于wl14和wl15，而曲线1210c用于wl16并且曲线1210b用于剩余的字线。该方法的目标是在第一组和第二组之间提供沟道电压的逐渐转变。图14a和图14b中提供了延迟的增加的方法的更多细节。

在图12b中，在曲线1240处的字线电压的增加遵循结合图10a的步骤1004b所讨论的选项。曲线1240e描绘了从t2-t3字线电压从0v增加到中间电压(vint)(在vss和vpass之间)，然后该字线电压保持在vint处达相对短的时间段t3-t5(曲线1240a)，然后从t5-t6该字线电压从vint增加到vpass(曲线1240b)。从vss到vint的增加可涉及指示电压驱动器在t2处使电压阶跃变化到vint的控制。在vint处的保持可涉及指示电压驱动器在t2-t5将电压保持在vint处的控制。从vint到vpass的增加可涉及指示电压驱动器在t5处使电压阶跃变化到vpass的控制。

在另一个选项中，在vint处保持相对长的时间段，从t3-t6而不是从t3-t5。曲线1240c示出了从t6-t7增加的字线电压。

在一个选项中，在vint处的相对长的保持时间用于第一子组，并且在vint处的相对短的保持时间用于第二子组。在一种方法中，曲线1210b的连续增加(图12a)可用于剩余的字线。增加的开始时间为t2，并且对于相对短和相对长的保持时间的完成时间分别为t6或t7。

在一个示例中，曲线1240c可用于第一子组，而曲线1240b用于第二子组，并且曲线1210b用于剩余字线。该方法的一个目标是通过从vint处较长的保持时间逐渐转变到vint处较小的保持时间来提供沟道电压的更逐渐地转变。在图15a和图15b中提供了分步增加的方法的更多细节。

在另一个选项中，为了更简单的实现，仅一个分步增加用于第一组未选定字线。

在曲线1250处的字线电压的增加遵循结合图10a的步骤1004c所讨论的选项。曲线1210b(从图12a重复)描绘了从t2-t4从0v增加到vpass而没有减速的字线电压。这种增加可涉及指示电压驱动器在t2处使电压阶跃变化到vpass的控制。曲线1250a描绘了从t2-t5以第一慢速率从0v增加到vpass的字线电压。这种增加可涉及指示电压驱动器在t2处开始使电压斜升(慢于阶跃变化)到vpass的控制。曲线1250b描绘了从t2-t7以第二慢速率(慢于第一慢速率)从0v增加到vpass的字线电压。这种增加可涉及指示电压驱动器使电压斜升变化的控制。

该示例可用于第一组未选定字线。在一个选项中，曲线1250b的第二慢速率用于与wln的漏极侧上的wln相邻的未选定字线，而曲线1250a的第一慢速率用于与wln的漏极侧上的wln不相邻的未选定字线。在一种方法中，曲线1210b可用于剩余字线。增加的开始时间为t2，并且对于第一慢速率和第二慢速率的完成时间分别为t5或t7。

在一个示例中，曲线1250b可用于第一子组，而曲线1250a用于第二子组，并且曲线1210b用于剩余字线。该方法的一个目标是通过将字线电压的第二慢增加速率逐渐转变到第一慢增加速率来提供沟道电压的更逐渐地转变。斜升增加的方法的更多细节相似于结合图15a和图15b所讨论的。

在另一个选项中，为了更简单的实现，仅一个减少速率增加用于第一组未选定字线。

在曲线1260处的字线电压的增加遵循结合图10a的步骤1003a所讨论的选项。曲线1260示出了字线电压被设定为低于vss的电压并且可为负电压诸如-1.5v(曲线1260a)或-3v(曲线1260c)。随后，曲线1260b示出了从t2-t4a从相应初始电压-1.5v增加到vpass的字线电压，并且曲线1260d示出了从t2-t4b从相应初始电压-3v增加到vpass的字线电压，其中t4a在t4之后并且t4b在t4a之后。因此，t4、t4a和t4b分别表示曲线1210b、1260b和1260d的电压增加的完成时间。曲线1210b示出了从相应初始电压增加的字线电压，该初始电压大于曲线1260a和曲线1260c的相应初始电压。不同的相应初始电压导致增加的不同电压摆动。例如，曲线1210b的电压摆动为vpass-0v，曲线1260b的电压摆动在vpass-(-1.5)v处更大并且曲线1260d的电压摆动在vpass-(-3)v处甚至更大。对于电压增加，电压摆动是电压从其相应初始电压到其最终电压的增加的量值。

曲线1260a和/或曲线1260c可用于第一组未选定字线。在一个选项中，曲线1260c的初始电压用于与wln的漏极侧上的wln相邻的未选定字线，并且曲线1260a的初始电压用于与wln的漏极侧上的wln不相邻的未选定字线。在一种方法中，曲线1210b可用于剩余字线。

在一个示例中，曲线1260c和曲线1260d可用于第一子组，而曲线1260a和曲线1260b用于第二子组，并且曲线1210b用于剩余字线。该方法的一个目的是通过将较靠近wln的一个或多个漏极侧字线的较低初始电压逐渐转变到较远离wln的一个或多个漏极侧字线的较高初始电压、逐渐转变到在具有更高初始电压的一个或多个漏极侧字线的漏极侧上的更远离wln的其他字线的更高初始电压。图16a和图16b中提供了使用降低初始电压的更多细节。

在另一个选项中，为了更简单的实现，仅一个降低初始电压用于第一组未选定字线。

图13a描绘了在第一示例中在验证测试之后并且在预充电操作期间图7的串700n的沟道中的电压，在该示例中所有字线电压在预充电操作之后同时增加。在图13a至图17b中，水平方向为沿未选定串的沟道长度的方向。沟道长度可在3d存储器结构中沿垂直方向延伸。附图包括沟道电压分布，该沟道电压分布示出了在编程循环中不同时间处的沟道的不同区域的电压。分布左侧的电压指示vsl＝0v或2v，并且分布右侧的电压指示vbl＝0v或2v，与图12a的曲线1230b一致。假定串700n为未选择的串，其中未选择的存储器单元771连接到所选择的字线wll14(wl14)，与图7和图8一致。

图7描绘了沟道700a、sgs晶体管、sgd晶体管、字线层和存储器单元。另外，为一些存储器单元描绘了数据状态。在该示例中，串或块已部分编程(从wl0至wl13)，并且wl14是最近开始编程的选定字线(wln)。例如，编程循环可为图14中的pl2。例如，存储器单元的编程是随机的，并且编程字线的存储器单元703-709、790、791和710分别为例如g、b、c、er、g、d、a、b、f和g状态。如图9c所示，使用了八个数据状态。连接到wln和wln上方的字线例如wln的漏极侧上的字线的存储器单元此时将处于擦除状态。wln的漏极侧字线为wl15-wl31并且包括存储器单元712-7117。

在编程循环(例如，pl1)中的验证测试之后，当未选定字线vwl_unsel的电压从通过电压(例如，读取通过电压)降低到vss时，沟道将在wln和sgs(0)之间截止。例如，当电压从8v降低到5v时，沟道电压分布1310示出在截止发生之前的沟道。此时vsl和vbl＝0v。此时沟道电压为0v。沟道电压分布1311示出了电压降低到5v至0v以下的情况。随着这种降低，沟道将为具有最高vth的存储器单元(例如，g状态单元)截止。这假定g状态栅极的vth＝5v。另外，考虑最靠近wln的源极侧上的wln的g状态单元710和最靠近sgs(0)的g状态单元703。并非所有串都将具有这种数据状态布置，但这是一个示例并提供了方便的说明。当电压降低到5v以下时，这些单元变为非导电单元，从而在沟道(电压分布1312)中形成非导电结1320和1321。因此形成了三个沟道区域1300、1301和1302，其中电压可在每个区域中浮动。由于当字线电压为5v时，沟道区域1301的电压开始浮动，因此当字线电压降低至0v时，沟道区域1301的电压将电容耦合降低到-5v。为简单起见，假定耦合比为1:1。

在串的源极端处，当vsgs(即sgs(0)上的电压)达到0v时，假定sgs晶体管的vth＝2v，则沟道区域1300中的电压耦合降低到-2v。相似地，在串的漏极端处，当vsgd(即sgd(0)上的电压)达到0v时，假定sgd晶体管的vth＝2v，则沟道区域1304中的电压耦合降低到-2v。在另一个选项中，如所讨论的，vsgs可在整个编程循环期间保持在0v。

例如，由图12a中的曲线1210描绘的字线的降低从t12处开始。

在字线电压降低之后，预充电阶段如所提及地发生。在预充电阶段期间，字线电压可为0v，而vsgd/vsgs增加到6v，并且vbl/vsl增加2v(沟道电压分布1312)。如所提及的，在一种方法中，vsgs在编程循环期间保持在0v，使得sgs晶体管保持在非导电状态，在这种情况下，曲线1220中的vsg表示vsgd而非vsgs。在另一种方法中，vsgs相似于vsgd，在这种情况下，曲线1220中的vsg表示vsgd和vsgs。当vbl增加到2v时，在sgd晶体管718和虚设存储器单元717之间形成结1322或非导电区域。由于vbl＝2v被传递到与sgd晶体管相邻的沟道区域1304，因此该区域为2v。基于擦除状态数据存储器单元711-716和虚设存储器单元717的字线电压为0v减去vth＝-1v，沟道区域1303为1v。由于沟道区域1301与vbl隔离，因此该区域保持在-5v。相似地，当vsl增加到2v时，在sgs晶体管701和虚设存储器单元702之间形成结1320。由于vsl＝2v被传递到与sgs晶体管相邻的沟道区域1300，因此该区域为2v。

在预充电之后，字线电压增加到vpass。当字线电压从0v增加到5v时，浮动沟道区域被耦合增加5v，使得沟道区域1301增加到0v，并且沟道区域1303增加到6v(沟道电压分布1313)。

图13b描绘了在预充电操作之后图13a的沟道中的电压的延续。当字线电压从5v进一步增加到8v时，g状态单元开始变为弱导电的，并且浮动沟道区域被耦合增加3v，使得沟道区域1301和1303分别增加到3v和9v(沟道电压分布1314)。与wln-1和wln相邻的沟道电压可转变到约6v，该电压为区域1301和1303的电压之间的中间。区域1301和1303之间的电压差产生6v的电场(e场)。在结1321处生成电子空穴对，并且区域1301中与wln-1(wl13)相邻的电子(以虚线表示)可通过e场加速到区域1303中。当字线电压为8v时，这些电子可被吸入wln的存储器单元的电荷俘获区域中，从而引起干扰。

当g状态单元710弱接通时，源极侧沟道区域1301中的一些电子可行进至漏极侧沟道区域1303。这是因为沟道电压不能完全遵从由于在沟道内生成的一定数量的电子而引起的字线电压增加。

沟道电压分布1315示出了当字线电压稳定在通过电压时，沟道电压在均匀电平诸如约8v处均衡。

图14a描绘了在第二示例中在预充电操作之后图7的串700n的沟道中的电压，在该示例中包括wln和wln的一条或多条漏极侧字线的第一组相邻字线的电压在剩余字线的电压增加之后增加，与图11的步骤1004a一致。字线包括与wln的漏极侧上的wln相邻的第一组1401。该组中的字线也可彼此相邻。存储器单元的源极侧或漏极侧为串的分别面向源极端或漏极端的侧面。第一组的字线(例如，wl15和wl16)可包括一个或多个存储器单元，包括与选定存储器单元711相邻的存储器单元712和与选定存储器单元不相邻但与存储器单元712相邻的存储器单元713。第一组可包括nand串中的约1-3、1-5或1-10个存储器单元或多达约5-10％的存储器单元。第一组的目标是包含可影响结1321处的沟道梯度的沟道区域。然而，将第一组中的单元或字线的数量最小化有助于减少实现复杂性。例如，如果驱动器447a仅必须驱动相对小的数量的字线，则可使其更小。作为比较，如果第一组包括wln和所有漏极侧字线而不是有限数量的漏极侧字线，则驱动器447a将必须更大。在还需要附加的开关/晶体管和控制线以将不同驱动器连接到不同字线方面也存在复杂性，其中当第一组中的字线的数量更大时这种复杂性更大。

可通过调节相对于第二组和第三组中的字线电压的增加的第一组中的字线电压的增加的定时和/或相应初始电压来减少连接到wln的存储器单元的干扰。

在一种方法中，字线还包括可包括第一组的漏极侧上的剩余字线wl17-wl31和wldd的第二组1402。在一种方法中，字线还包括可包括wln的源极侧上的剩余字线wlds和wl0-wl13的第三组1400。

在该示例中，在预充电之后，相对于第二组和第三组的字线电压的增加(曲线1210b，其中增加在t2处开始)，第一组的字线电压的增加(例如，图12a中的曲线1210d，其中增加在t5处开始)延迟。沟道电压分布对应于图12a中的t4。如前所述，提供沟道区域1300、1301a和1304分别为2v、3v和2v。如前所述，相似于沟道区域1303，提供沟道区域1303a为9v。如上所述，除了在组1401和1402之间的结1323，还(例如，在wl16和wl17之间以及在存储器单元713和714之间)产生了结1321。

基于第一组的擦除状态数据存储器单元711-713的字线电压为0v减去vth＝-1v，区域1305为1v。区域1301a和1305之间的电压差产生仅2v的e场。因此，在结1321处不生成电子，并且wln的存储器单元不被干扰。然而，由于区域1305和1303a之间的e场为8v，因此在结1323处生成电子。这引起与区域1305中的wl16相邻的电子(以虚线表示)加速到区域1303a中。这些电子可被吸入wl17的存储器单元的电荷俘获区域中，从而引起干扰。与图13b相比，干扰从wl14移动到wl17。这种方法在一些情况下可为有用的，诸如当知道数据将不存储在wln的所有漏极侧字线上时。

图14b描绘了在预充电操作之后图14a的沟道中的电压的延续。第一组的字线电压从0v增加并且在图12a中的曲线1210d的t7处达到的8v的通过电压。沟道区域1305的电压因此从1v增加到9v，使得提供沟道区域1306为9v。该沟道区域包含第一组字线和第二组字线。尽管在区域1301a和1306之间存在6ve场，但在沟道中生成并从区域1301a行进至区域1306的电子的量显著减少，使得此时的任何干扰都是最小的。具体地，一旦第三组的字线电压增加到5v(假定的最高数据状态的vth)，在wln的源极侧上，在wln-1的g状态存储器单元710开始变为导电的时，源极侧沟道区域1301a中的残留电子将开始流向wln并跨结1321。此时，wln和第一组上的字线电压仍然为0v，因此电子不被吸入wln的存储器单元711的电荷俘获区域中。随后，当第三组的字线电压从5v增加到8v时，源极侧沟道区域1301a中的残留电子将在该时间范围内完成向wln的流动。因此，当包括wln和wln的一个或多个选定漏极侧字线的第一组的字线电压从0v增加到8v时，残留电子几乎停止从源极侧沟道流出，并且对存储器单元711几乎不存在干扰的风险。

图15a描绘了在第三示例中在预充电操作之后图7的串700n的沟道中的电压，在该示例中第一组相邻字线的电压分步增加，而剩余字线的电压连续增加，与图11的步骤1004a一致。在该示例中，第一组的字线电压的增加(例如，图12b中的曲线1240c)在两个步骤中发生，而第二组和第三组的字线电压的增加(图12a中的曲线1210b)为连续的非分步的增加。沟道电压分布对应于图12a和图12b中的t3。

例如，从vss到vint＝4v提供了第一步骤，该vint在vss和vpass之间的中间。如前所述，提供沟道区域1300、1301a和1304分别为2v、3v和2v。如前所述，相似于沟道区域1303，提供沟道区域1303a为9v。如前所述产生结1321-1323。

基于如图14a所述从初始1v电平耦合增加，区域1305为5v。区域1301a和1305之间的电压差如前所述产生仅2v的e场，使得在结1321处不生成电子，并且wln的存储器单元不被干扰。另外，区域1301a和1305之间的电压差产生4v的e场，该e场与图14a的8ve场相比显著减少。因此，对wl17的存储器单元的任何干扰都显著减少。需注意，可调节施加vint的时间段和/或vint的量值以优化该方法的益处。

图15b描绘了在预充电操作之后图15a的沟道中的电压的延续。第一组的字线电压在第二步骤中从vint增加并且在图12b中的曲线1240c的t7处达到的8v的通过电压。沟道区域1305的电压因此从5v增加到9v，使得提供沟道区域1306为9v。如结合图14b所讨论的，尽管区域1301a和1306之间存在6v的e场，但此时的任何干扰都为最小的。

图16a描绘了在第四示例中在预充电操作期间图7的串700n的沟道中的电压，在该示例中第一组相邻字线的电压从负电压增加，而剩余字线的电压从0v增加，与图11的步骤1003a一致。该方法减少了干扰而没有分步增加的时间损失。此处，在预充电阶段，为第一组提供比第二组和第三组更低的初始字线电压。该字线电压可针对所有组从相应初始电压连续地增加到通过电压。第一组的增加涉及比第二组和第三组更低的相应初始电压。在一种方法中，第一组的初始字线电压为负电压，例如-3v(图12b的曲线1260c)，并且第二组和第三组的初始字线电压为0v(图12a的曲线1210a)。该方法通过限制将负电压接收到第一组的字线来减少复杂性。

通过在预充电期间向第一组相邻字线施加负电压，在预充电期间不会对与第一组相邻的沟道区域进行充电。此外，当针对第一组的字线电压增加时，由于起始电压相对较低，因此增加的时间段将相对较长，并且效果将相似于使用较低的斜升速率的效果。该技术可进一步降低在字线电压增加期间wln的源极侧沟道与漏极侧沟道之间的沟道电压差，从而有效地减少当时的注入干扰。

相似于图13a的电压曲线1312，沟道区域1300、1301、1303a和1304分别为2v、-5v、1v和2v。基于第一组的擦除状态数据存储器单元711-713的字线电压为-3v减去vth＝-1v，沟道区域1305为-2v。在沟道区域1301a和1305之间以及在沟道区域1305和1303a之间存在3v的小e场，该小e场不会导致显著的干扰(参见沟道电压分布1610)。随着第一组、第二组和第三组的字线电压同时(图12a和图12b中的t2)开始增加，在某个时刻，字线电压将达到5v(例如，针对第一组和第三组)，以及达到2v(针对第一组)(沟道电压分布1611)。由于5v的耦合增加，沟道区域1301a、1305和1303a分别为0v、3v和6v。

图16b描绘了在预充电操作之后图16a的沟道中的电压的延续。当字线电压针对第二组和第三组达到8v时(沟道电压分布1612)，字线电压将针对第一组达到6v。由于附加的3v耦合增加(沟道电压分布1612)，沟道区域1301a、1305和1303a将分别为3v、6v和9v。在沟道区域1301a和1305之间以及在沟道区域1305和1303a之间存在3v的小e场，该小e场不会导致显著的干扰。沟道电压分布1613指示当第一组的字线电压达到8v时的沟道电压。沟道区域1305上还存在附加的3v耦合增加，这导致沟道区域1306具有9v。如结合图14b所讨论的，尽管区域1301a和1306之间存在6v的e场，但此时的任何干扰都为最小的。

图17a描绘了在第五示例中在验证测试之后以及在预充电操作期间和之后的图7的串700n的沟道中的电压，在该示例中所有字线电压在预充电操作之后同时增加，其中nand串具有在多层叠堆中带有增加的小区间距的接口(if)。图6d和图19g中提供了接口的示例。在该示例中，接口在wl15和wl16之间，下层包括wl0-wl15并且上层包括wl16-wl31。在一个示例中，下层和上层分别为底部层和顶部层。接口处的沟道区域1702在wl15和wl16之间延伸。接口处的存储器单元之间的距离d2大于剩余的单元间距离d1。因此，接口沟道区域1702相对难以使用来自接口单元的边缘电场来接通(进行导电)。相似地，当在验证测试之后相关联的字线电压降低时，接口沟道区域被相对早地截止。

沟道电压分布1710相当于图13a的沟道电压分布1311，其中在验证测试之后字线电压达到0v。提供具有-5v的相同沟道区域1301。然而，由于接口沟道区域的截止，也形成了结1703。例如，当相关联的字线电压(wl15和wl16)降低到低于4v时，接口沟道区域可截止。因此，产生-4v的沟道区域1700和-2v的沟道区域1701(相似于图13a中的区域1302)。

沟道电压分布1711和1712分别相当于图13a中的沟道电压分布1312和1313。在预充电期间，当字线电压为0v时，沟道区域1701和1304分别为1v和2v(参见沟道电压分布1711)。在预充电之后，当字线电压为5v时，沟道区域存在5v的耦合增加，使得沟道区域1301a、1700和1701分别为0v、1v和6v(参见沟道电压分布1712)。

图17b描绘了在预充电操作之后图17a的沟道中的电压的延续。当字线电压从5v增加达到8v时，沟道区域存在附加的3v耦合增加，使得沟道区域1301a、1700和1701分别为3v、4v和9v。沟道区域1301a和1700之间存在1v的小e场，使得wln存储器单元不存在干扰。这可与图13b的分布1314进行比较，该分布中存在较大的6v的e场。这示出了当wln在多层叠堆的下层中时，wln的存储器单元的hei干扰的问题显著减少。可因此部署本文所述的干扰对策的使用。wln和选定存储器单元的电压增加可根据选定字线是在上层还是在下层来控制。

在一个选项中，当wln在上层中但不在下层中时，可使用干扰对策。在另一个选项中，与当wln在下层中时相比，当wln在上层中时可使用较强的干扰对策。例如，较强的对策可涉及预充电之后使用较长的电压增加的延迟(例如，与图12a中的曲线1210c相比的曲线1210d)、在vint处较长的保持时间(例如，与图12b中的曲线1240b相比的曲线1240c)、较低的增加速率(例如，与图12b中的1250a相比的曲线1250b)以及/或者预充电期间较低的初始电压(例如，图12b中的曲线1260a相比的曲线1260c)。

沟道区域1700和1701之间存在5v的较大e场，并且该较大e场可引起wl16单元的一些干扰。该示例不包括干扰对策但示出了当wln在下层时干扰如何显著降低，但当wln在多层叠堆的上层时干扰仍然是个问题。

在一些情况下，上层中的接口单元713可被设定为虚设存储器单元，使得该单元的干扰为可接受的。下层中的接口单元712也可被设定为虚设存储器单元。如本文所述的干扰对策也可用于当增加的单元间距离不在多层叠堆的接口处时在一对相邻存储器单元之间具有增加的单元间距离的串的情况。

图18描绘了用于包括两个层的半导体叠堆的示例制造过程。该过程可延伸以形成两个以上的层。步骤1800包括在存储器单元区域中的衬底上形成叠堆的第一层。步骤1801包括蚀刻第一层中的存储器空穴，以及用牺牲材料(诸如sin)填充存储器空穴。参见例如图19a。

步骤1802包括在第一层上形成叠堆的第二层。步骤1803包括蚀刻第二层中的存储器空穴。参见例如图19b。步骤1804包括从第一层中的存储器空穴移除牺牲材料(例如，使用湿蚀刻)。参见例如图19c。

步骤1805包括将氧化物-氮化物-氧化物(ono)膜沉积于存储器空穴中。参见例如图19d。步骤1806包括蚀刻叠堆中的狭缝。参见例如图19e。步骤1807包括使用狭缝以金属替代叠堆的介电层的牺牲材料。这可涉及经由狭缝提供蚀刻剂，该蚀刻剂移除牺牲材料，产生空隙，然后经由填充空隙的狭缝提供金属。

步骤1808包括从狭缝中清洁金属、在狭缝中沿狭缝的壁沉积介电膜、蚀刻介电膜的底部、将金属沉积于狭缝中，以及执行cmp以移除过量的金属。该步骤可在狭缝中提供从叠堆的顶部到衬底的导电金属路径，以连接到叠堆下方的电路。参见例如图19f。

步骤1809包括蚀刻存储器单元区域中的接触空穴以用于接触控制栅极线。参见例如图19g。步骤1810包括将金属沉积于接触空穴中。参见例如图19g。

需注意，这些步骤中的一些可以与图18中所示的顺序不同的顺序来执行。

图19a描绘了在与图18的步骤1800和1801一致的构型中的半导体结构1900。该结构包括衬底1901的存储单元区域。还可同时制造外围区域(未示出)。衬底包括例如本征硅区域1902、深n阱1903和p阱1904。叠堆的第一层1905包括交替的介电层和控制栅极层。在该制造阶段，控制栅极层可包括牺牲材料。描绘了示例介电层1906和示例控制栅极层1907。该示例包括该层中的九个控制栅极层。介电层1908在叠堆的顶部上延伸，而介电层1909在半导体结构的顶部上延伸。例如，介电层1908可为例如通过lpcvd或pecvd沉积的siox。例如，介电层1909可为例如通过低压化学气相沉积(lpcvd)或等离子体增强的化学气相沉积(pecvd)沉积的sin。

半导体结构包括在层中蚀刻的多个存储器空穴。示例存储器空穴1910(当存储器空穴被填充时也称为列或柱)包括在伸长部分1912上方的加宽的顶部部分1911。源极侧区域1913在存储器空穴的下方。还描绘了堆叠的顶部1914和底部1915。坐标系显示x、y和z(垂直)方向。

图19b描绘了在与图18的步骤1802和1803一致的构型中的半导体结构1920。叠堆的第二(顶部)层1916在第一层上形成，并且还包括交替的介电层和控制栅极层。在第一层顶部的接口if将顶部层和下层分开。描绘了示例介电层1921和示例控制栅极层1922。该示例包括该层中的九个控制栅极层。介电层1923在半导体结构1920的顶部上延伸，该半导体结构包括交替的介电层和控制栅极层的叠堆1926。

包括示例存储器空穴1924的存储器空穴被蚀刻在叠堆的第二层中。这些存储器空穴与第一层中的存储器空穴中的牺牲材料(例如，示例牺牲材料1925)对准。在一些情况下，顶部层和下层中的存储器空穴之间存在不对准。加宽的顶部部分1911为上层中的存储器空穴提供用于接触的增大的面积，以确保存储器空穴被连接以通过两个层提供连续的存储器空穴。

图19c描绘了在与图18的步骤1804一致的构型中的半导体结构1930。一旦移除第一层中的牺牲材料，就形成连续的存储器空穴，诸如示例连续的存储器空穴1931，该存储器空穴延伸穿过两个层，从叠堆的顶部到叠堆的底部。连续的存储器空穴1931包括第一层的存储器空穴1932(或存储器空穴部分)和第二层的存储器空穴1924(或存储器空穴部分)。

图19d描绘了在与图18的步骤1805一致的构型中的半导体结构1940。使用材料(诸如ono膜、多晶硅沟道和核心电介质)来填充存储器空穴。为了提供多晶硅沟道，可沉积非晶硅，然后进行加热步骤。这导致列1941包括在第一层中的列1943的上方的第二层中的列1942。

图19e描绘了在与图18的步骤1806一致的构型中的半导体结构1950。在叠堆中的y方向上周期性地形成狭缝(包括示例狭缝1951)。每个狭缝可在y-z平面中具有均匀的横截面并且在x方向上跨叠堆延伸。

图19f描绘了在与图18的步骤1807和1808一致的构型中的半导体结构1960。通过在狭缝中提供蚀刻剂，移除控制栅极层的牺牲材料。随后用金属(诸如钨)填充在控制栅极层中产生的空隙。例如，为控制栅极层1922提供金属(例如，导电层)。然后将金属残留物从狭缝中移除，并且将介电膜1963沉积于改狭缝中，从而在狭缝中留下空隙。空隙可从叠堆底部处的p阱延伸至叠堆的顶部。可用金属1972填充狭缝，该金属向衬底提供金属互连结构。

图19g描绘了在与图18的步骤1809和1810一致的构型中的半导体结构1970。在具有存储器空穴的区域外的叠堆中蚀刻接触空穴以提供空隙，这些空隙从控制栅极层的梯形边缘向上延伸至叠堆的顶部。然后用金属填充接触空穴以提供金属通孔，这些金属通孔将控制栅极层连接到叠堆的顶部。后续处理涉及将叠堆上方的金属路径连接到触点。这些金属路径继而可连接到例如电压源，或其他电路。示例通孔1971连接到控制栅极层1962。还描绘了先前讨论的存储器单元之间的距离d1和d2。另参见图6d中的区域623，该图示出了叠堆的区域623的近距离视图。

半导体结构是三维结构的示例，其中存储器单元被布置在串中。

该叠堆包括多个交替的导电层和介电层。导电层连接到存储器单元的控制栅极和其他晶体管，诸如每个串中的sgd和sgs晶体管。在一种方法中，将顶部层和下层中的导电层和相关联的存储器单元以距离d1分开。与接口相邻的导电层和相关联的存储器单元可以较大的距离d2彼此分开。

在一个实施方式中，设备包括：一组串，每个串包括位于串的漏极端处的漏极端选择栅极晶体管；连接到串中的存储器单元的一组字线；连接到串的漏极端的一组位线；以及控制电路，该控制电路被配置为在一组字线的选定字线(例如，图14a至图16b中的wl14)的编程循环中：将选定字线的电压增加到通过电压，并且将选定字线的一个漏极侧字线(例如，wl15或wl16)的电压增加到通过电压，其中与一个漏极侧字线的电压的增加相比，选定字线的电压的增加的定时或相应初始电压中的至少一个是不同的。

任选地，选定字线的另一漏极侧字线(例如，wl15)位于一个漏极侧字线(例如，wl16)与选定字线(例如，wl14)之间；控制电路被配置为：在编程循环中，将另一个漏极侧字线的电压增加到通过电压；并且与选定字线的电压的增加相比且与一个漏极侧字线的电压的增加相比，另一个漏极侧字线的电压的增加的定时或相应初始电压中的至少一个是不同的。

在另一个实施方式中，一种方法包括：执行针对串的编程循环的预充电阶段，其中该串包括在串的漏极端处的漏极端选择栅极晶体管、连接到选定字线的选定存储器单元、包括选定存储器单元和选定字线的一个或多个漏极侧字线的第一组相邻存储器单元、在第一组的漏极侧上的第二组存储器单元，第一组未选定字线连接到第一组相邻存储器单元，第二组未选定字线连接到第二组存储器单元，并且执行预充电阶段包括在提供处于导电状态下的漏极端选择栅极晶体管的同时以及在提供处于相应初始电压的第一组未选定字线的电压和提供处于相应初始电压的第二组未选定字线的电压的同时，将正电压施加到连接到漏极端的位线；以及在该预充电阶段之后，将第一组未选定字线的电压从相应初始电压增加到通过电压，并且将第二组未选定字线的电压从相应初始电压增加到通过电压，其中第一组未选定字线的电压增加的完成在第二组未选择字线的电压增加完成之后。

在另一个实施方式中，一种设备包括：包括多个存储器单元的nand串，nand串在交替的导电区域和介电区域的叠堆中垂直地延伸，其中导电区域连接到多个存储器单元中的控制栅极，该叠堆包括由介电区域中的一个分开的下层和上层，并且介电区域中的一个的高度为这些介电区域中的其他介电区域的高度的至少两倍，并且所述多个存储器单元包括连接到选定字线的选定存储器单元，以及漏极侧存储器单元；用于在选定存储器的编程循环中独立于选定字线是在上层还是下层中而将漏极侧存储单元的电压从相应的初始电压增加到通过电压的装置；用于在选定存储器的编程循环中将选定存储器单元的电压从相应初始电压增加到通过电压的装置，其中根据选定字线是在上层还是下层中来控制选定存储器单元的电压的增加；以及用于在选定存储器的编程循环中将选定存储器单元的电压从通过电压增加到编程电压的装置。

用于增加漏极侧存储器单元的电压的装置可包括图1的功率控制模块116、控制电路110和控制器122，以及图4的驱动器447a，或其他逻辑硬件，以及/或者存储在计算机可读存储介质或设备上的其他可执行代码。其他实施方案可以包括类似或等效装置。

用于增加选定存储器单元的电压的装置可包括图1的功率控制模块116、控制电路110和控制器122，以及图4的驱动器447，或其他逻辑硬件，以及/或者存储在计算机可读存储介质或设备上的其他可执行代码。其他实施方案可以包括类似或等效装置。

已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。