存储装置及其操作方法与流程

本发明的实施例总体涉及电子电路领域，更具体地，涉及存储装置及其操作方法。

背景技术：

集成电路表示使用半导体制造工艺形成在半导体衬底(诸如作为实例的硅晶体)上的电子电路的集合。通常，半导体制造工艺中存在的制造变化和/或未对准公差可能导致由半导体制造工艺制造的集成电路彼此不同。例如，半导体制造工艺中的不可控随机物理工艺可能在集成电路中引起小的差异，诸如作为一些实例的掺杂浓度、氧化物厚度、沟道长度、结构宽度和/或寄生效应的差异。这些小的差异保持在半导体制造工艺的工艺极限内，并且通常不影响集成电路的正常运行。然而，这些小的差异使每个集成电路在物理上是唯一的，没有两个集成电路是相同的。物理不可复制功能(puf)使用这种物理唯一性来区分集成电路。puf表示质询-响应机制，其中，质询与其相应响应之间的映射取决于用于制造集成电路的物理材料的复杂多变的性质。当集成电路面临质询时，集成电路产生取决于集成电路本身的物理特性的随机响应。

技术实现要素：

根据本发明的一个方面，提供了一种存储装置，包括：预充电电路，被配置为将多条位线充电至第一逻辑值；多个存储单元，被配置为向所述多条位线提供电子数据，所述电子数据以不同的速率将所述多条位线从所述第一逻辑值放电至第二逻辑值；感测电路，被配置为感测所述多条位线的放电以提供触发控制信号，所述触发控制信号处于所述第二逻辑值并且随着所述多条位线放电而转变为所述第一逻辑值；以及感测放大器被配置为：响应于所述触发控制信号转变为所述第一逻辑值而读取所述多条位线，和将所述多条位线中的具有最慢放电的第一位线分配为所述第一逻辑值，并且将所述多条位线中的具有最快放电的第二位线分配为所述第二逻辑值。

根据本发明的另一个方面，提供了一种用于操作存储装置的方法，所述方法包括：通过所述存储装置向多条位线提供电子数据，所述电子数据以不同的速率将所述多条位线从第一逻辑值放电至第二逻辑值；在所述多条位线中的至少一条位线已经稳定至所述第二逻辑值之前，读取所述多条位线；以及将所述多条位线中的具有最慢放电的第一位线分配为所述第一逻辑值，并且将所述多条位线中的具有最快放电的第二位线分配为所述第二逻辑值。

根据本发明的又一个方面，提供了一种存储装置，包括：多个存储单元，连接至多条位线，并且被配置为向所述多条位线提供电子数据，所述电子数据以不同的速率沿着所述多条位线传播；感测电路，被配置为提供触发控制信号，所述触发控制信号在所述多条位线的至少一条位线已经稳定至其稳态之前从第一逻辑值转变为第二逻辑值；以及感测放大器，被配置为：响应于所述触发控制信号从所述第一逻辑值转变为所述第二逻辑值，读取所述多条位线，和将所述多条位线中的具有最慢传播时间的第一位线分配为所述第二逻辑值，并且将所述多条位线中的具有最慢传播时间的第二位线分配为所述第一逻辑值。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明的示例性实施例的第一存储装置的框图；

图2示出了根据本发明的示例性实施例的第二存储装置的框图；

图3示出了根据本发明的示例性实施例的可以在存储装置内实现的第一示例性感测电路的框图；

图4示出了根据本发明的示例性实施例的可以在存储装置内实现的第二示例性感测电路的框图；

图5示出了根据本发明的示例性实施例的可以在存储装置内实现的第三示例性感测电路的框图；

图6示出了根据本发明的示例性实施例的可以在存储装置内实现的第四示例性感测电路的框图；

图7示出了根据本发明的示例性实施例的可以在存储装置内实现的第五示例性感测电路的框图；

图8示出了根据本发明的示例性实施例的可以在存储装置内实现的第六示例性感测电路的框图；

图9示出了根据本发明的示例性实施例的可以在存储装置内实现的第七示例性感测电路的框图；

图10示出了根据本发明的示例性实施例的可以在存储装置内实现的第八示例性感测电路的框图；

图11示出了根据本发明的示例性实施例的可以在存储装置内实现的第九示例性感测电路的框图；

图12示出了根据本发明的示例性实施例的可以在存储装置内实现的第十示例性感测电路的框图；以及

图13示出了根据本发明的示例性实施例的用于示例性存储装置的示例性操作的流程图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

概述

存储装置使用半导体制造工艺制造。通常，半导体制造工艺中存在的制造变化和/或未对准公差可能导致存储装置与通过半导体制造工艺类似地设计和制造的其它存储装置不同。例如，半导体制造工艺中的不可控随机物理工艺可能在这些存储装置之间引起小的差异，诸如作为一些实例的掺杂浓度、氧化物厚度、沟道长度、结构宽度和/或寄生效应的差异。这些小的差异可以使存储装置内的位线在物理上是唯一的，没有两条位线是相同的。因此，半导体制造工艺中的不可控随机物理工艺可能使得从存储装置读取的电子数据以不同的速率沿着位线传播。可以利用位线的这种物理唯一性来实现物理不可复制功能(puf)，从而允许将存储装置与通过半导体制造工艺类似地设计和制造的其它存储装置区分开。

示例性存储装置

图1示出了根据本发明的示例性实施例的第一存储装置的框图。存储装置100可以使用半导体制造工艺制造。通常，半导体制造工艺中存在的制造变化和/或未对准公差可能导致存储装置100与通过半导体制造工艺类似地设计和制造的其它存储装置不同。例如，半导体制造工艺中的不可控随机物理工艺可能在这些存储装置之间引起小的差异，诸如作为一些实例的掺杂浓度、氧化物厚度、沟道长度、结构宽度和/或寄生效应的差异。这些小的差异保持在半导体制造工艺的工艺极限内，因此通常不影响这些存储装置的正常运行。然而，这些小的差异使这些存储装置的每个在物理上是唯一的，没有两个存储装置是相同的。物理不可复制功能(puf)使用这种物理唯一性将存储装置100与通过半导体制造工艺类似地设计和制造的其它存储装置区分开。如图1中示出的，存储装置100包括存储器阵列102、感测电路104和感测放大器106。此外，虽然未在图1中示出，但是存储装置100可以包括其它电子电路，诸如作为实例的写驱动器、行地址解码器和/或列地址解码器，在不脱离本发明的精神和范围的情况下，这对于相关领域的技术人员来说是显而易见的。

如图1中示出的，存储器阵列102包括配置为m列和n行的阵列的存储单元112.1.1至112.m.n。然而，在不脱离本发明的精神和范围的情况下，用于存储单元112.1.1至112.m.n的其它布置是可能的。在图1中示出的示例性实施例中，存储单元112.1.1至112.m.n连接至字线114.1至114.n中的相应字线和位线116.1至116.m中的相应位线(bl)。在示例性实施例中，存储器阵列102的m列的每列中的存储单元112.1.1至112.m.n均共享位线116.1至116.m中的共用位线。类似地，存储器阵列102的n行的每行中的存储单元112.1.1至112.m.n均共享字线114.1至114.n中的共用字线。例如，如图1所示，存储器阵列102的第一行的存储单元112.1.1至112.m.1共享字线114.1并且存储器阵列102的第m列的存储单元112.m.1至112.m.n共享位线116.m。在图1中示出的示例性实施例中，存储器阵列102可以实现为需要电源来维持电子数据的易失性存储装置，诸如提供为实例的随机存取存储(ram)装置，以及即使在断电时也可以维持电子数据的非易失性存储装置，诸如提供为实例的只读存储(rom)装置。作为一些实例，ram装置可以实现为动态随机存取存储器(dram)、静态随机存取存储器(sram)和/或非易失性随机存取存储器(nvram)(通常称为闪速存储器)结构。作为一些实例，rom装置可以实现为可编程只读存储器(prom)、一次性可编程rom(otp)、可擦除可编程只读存储器(eprom)和/或电可擦除可编程只读存储器(eeprom)结构。

在操作期间，存储装置100可以使字线114.1至114.n的各个组合有效以从存储单元112.1.1至112.m.n读取电子数据。如上所述，半导体制造工艺中的不可控随机物理工艺可能在存储装置100内引起小的差异，诸如提供为一些实例的掺杂浓度、氧化物厚度、沟道长度、结构宽度和/或寄生效应的差异。例如，这些小的差异可以使位线116.1至116.m在物理上是唯一的，没有位线116.1至116.m中的两条位线是相同的。因此，半导体制造工艺中的不可控随机物理工艺使得来自存储单元112.1.1至112.m.n的电子数据以不同的速率沿着位线116.1至116.m传播。例如，半导体制造工艺中的不可控随机物理工艺可能导致与位线116.1至116.m中的第一位线相关的寄生效应大于与位线116.1至116.m中的第二位线相关的寄生效应。在该实例中，第一位线可以表征为具有比第二位线更长的传播延迟，使得第一位线上的电子数据使第一位线放电比第二位线上的电子数据使第二位线放电更慢。如下面将进一步详细讨论的，位线116.1至116.m的这种物理唯一性可以用于实现物理不可复制功能(puf)，从而允许将存储装置100与通过半导体制造工艺的类似设计和制造的其它存储装置区分开。

如图1中示出的，感测电路104感测位线116.1至116.m上的电子数据，以提供感测放大器(sa)使能控制信号118。sa使能控制信号118表示使感测放大器106读取位线116.1至116.m上的数据的触发。在示例性实施例中，sa使能控制信号118使得感测放大器106在位线116.1至116.m中的至少一条位线处的电子数据已经稳定至其稳态之前读取位线116.1至116.m上的电子数据。在图1中示出的示例性实施例中，当来自存储单元112.1.1至112.m.n的电子数据沿着位线116.1至116.m传播时，sa使能控制信号118从第二逻辑值(诸如逻辑0)转变为第一逻辑值(诸如逻辑1)。在示例性实施例中，感测电路104可以控制sa使能控制信号118的该转变速率，也称为上升时间，以使感测放大器106在不同的时间读取位线116.1至116.m上的电子数据。例如，感测电路104可以增加该转变速率，以使感测放大器106在较早的时间读取位线116.1至116.m上的电子数据，或减小该转变速率以使感测放大器106在稍后的时间读取位线116.1至116.m上的电子数据。

在图1中示出的示例性实施例中，感测放大器106响应于sa使能控制信号118读取位线116.1至116.m上的电子数据。如上所述，当来自存储单元112.1.1至112.m.n的电子数据沿着位线116.1至116.m传播时，sa使能控制信号118从第二逻辑值(诸如逻辑0)转变为第一逻辑值(诸如逻辑1)。在示例性实施例中，响应于sa使能控制信号118大于或等于感测阈值(诸如提供为一些实例的p型金属氧化物半导体场效应(pmos)晶体管的阈值电压或n型金属氧化物半导体场效应(nmos)晶体管的阈值电压)，感测放大器106读取位线116.1至116.m上的电子数据。此后，感测放大器106将一组或多组位线116.1至116.m中的具有较慢传播时间的位线翻译(即，读取)为第一逻辑值(诸如逻辑1)，并且将一组或多组位线116.1至116.m中的具有较快传播时间的位线翻译(即，读取)为第二逻辑值(诸如逻辑0)。例如，感测放大器106确定一组或多组位线116.1至116.m中的电压差。在该实例中，第一感测放大器106将一组或多组位线116.1至116.m中的具有表示较慢放电时间的较大电压的位线翻译(即，分配)为第一逻辑值(诸如逻辑1)。又例如，感测放大器106将一组或多组位线116.1至116.m中的具有表示较快放电时间的较小电压的位线翻译(即，分配)为第二逻辑值(诸如逻辑0)。电子数据在一组或多组位线116.1至116.m上的传播时间可以在存储装置100与通过半导体制造工艺类似地设计和制造的其它存储装置之间不同。因此，可以利用电子数据在一组或多组位线116.1至116.m上的传播时间来实现物理不可复制功能(puf)，从而允许将存储装置100与通过半导体制造工艺类似地涉及和制造的其它存储装置区分开。

第二示例性存储装置

图2示出了根据本发明的示例性实施例的第二存储装置的框图。如图2中示出的，存储装置200包括存储单元202、存储单元204、预充电电路206、感测电路208和感测放大器210。此外，虽然未在图2中示出，但是存储装置200可以包括其它电子电路，诸如提供为一些实例的写驱动器、行地址解码器和/或列地址解码器，在不脱离本公开的精神和范围的情况下，这对于相关领域的技术人员来说是显而易见的。存储装置200可以表示如上面在图1中描述的存储装置100的示例性实施例。因此，存储单元202和存储单元204可以表示如上面在图1中描述的存储单元112.1.1至112.m.n中的两个存储单元的示例性实施例。类似地，感测电路208和感测放大器210可以分别表示如上面在图1中描述的感测电路104和感测放大器106的示例性实施例。

在操作期间，预充电电路206可以将与存储单元202相关的位线216和与存储单元204相关的位线218充电(也称为预充电)至第一逻辑值(诸如逻辑1)。位线216和位线218的这种充电称为预充电，因为它发生在从存储单元202和存储单元204的电子数据中读取电子数据之前。在存储单元202和存储单元204的预充电之后，存储装置100可以从存储单元202和存储单元204读取电子数据。在一些情况下，来自存储单元202和存储单元204的电子数据分别使位线216和位线218从第一逻辑值(诸如逻辑1)放电至第二逻辑值(诸如逻辑0)。

如上所述，半导体制造工艺中的不可控随机物理工艺可能在存储装置200内引起小的差异，诸如提供为一些实例的掺杂浓度、氧化物厚度、沟道长度、结构宽度和/或寄生效应的差异。例如，这些小的差异可以使存储单元202和存储单元204在物理上是唯一的。因此，半导体制造工艺中的不可控随机物理工艺使得来自存储单元202和存储单元204的电子数据分别使位线216和位线218以不同的速率从第一逻辑值(诸如逻辑1)放电至第二逻辑值(诸如逻辑0)。例如，半导体制造工艺中的不可控随机物理工艺可能导致与位线216相关的寄生效应大于与位线218相关的寄生效应。在该实例中，位线216可以表征为具有比位线218更长的传播延迟，使得位线216上的电子数据使位线216放电比位线218上的电子数据使位线218放电更慢。如下面进一步详细讨论的，可以利用位线216和位线218的这种物理唯一性来实现物理不可复制功能(puf)，从而允许将存储装置200与通过半导体制造工艺类似地设计和制造的其它存储装置区分开。

如图2中示出的，感测电路208感测位线216和位线218上的电子数据，以与上面在图1中描述的感测电路104基本类似的方式提供sa使能控制信号118。在图2中示出的示例性实施例中，感测放大器210响应于sa使能控制信号118读取位线216和位线218上的电子数据。如图2中示出的，感测放大器210包括p型金属氧化物半导体场效应(pmos)晶体管p1和p2以及n型金属氧化物半导体场效应(nmos)晶体管n1、n2和n3。如上所述，当来自存储单元202和存储单元204的电子数据分别沿着位线216和位线218传播时，sa使能控制信号118从第二逻辑值(诸如逻辑0)转变为第一逻辑值(诸如逻辑1)。在图2中示出的示例性实施例中，当sa使能控制信号118大于或等于其相应的阈值电压时，激活nmos晶体管n3，以激活感测放大器210以读取位线216和位线218上的电子数据。

如图2中示出的，pmos晶体管p1和nmos晶体管n1布置为形成第一逻辑反相电路，并且pmos晶体管p2和nmos晶体管n2布置为形成第二逻辑反相电路，其中，第一逻辑反相电路的输入连接至第二逻辑反相电路的输出并且第二逻辑反相电路的输入连接至第一逻辑反相电路的输出，以形成一对交叉耦合的反相电路。如上所述，半导体制造工艺中的不可控随机物理工艺使得来自存储单元202和存储单元204的电子数据分别使位线216和位线218以不同的速率从第一逻辑值(诸如逻辑1)放电至第二逻辑值(诸如逻辑0)。第一逻辑反相电路和第二逻辑反相电路将位线216和位线218中的具有较慢放电时间的位线翻译(即，分配)为第一逻辑值(诸如逻辑1)，并且将位线216和位线218中的具有较快放电时间的位线翻译(即，分配)为第二逻辑值(诸如逻辑0)。

如上所述，半导体制造工艺中的不可控随机物理工艺使得来自存储单元202和存储单元204的电子数据分别使位线216和位线218以不同的速率放电。位线216和位线218的放电速率可以在存储装置200和通过半导体制造工艺类似地设计和制造的其它存储装置之间不同。因此，可以利用位线216和位线218的放电速率来实现物理不可复制功能(puf)，从而允许将存储装置200与通过半导体制造工艺类似地设计和制造的其它存储装置区分开。

示例性感测电路

图3示出了根据本发明的示例性实施例的可以在存储装置内实现的第一示例性感测电路的框图。nor感测电路300感测位线216和位线218上的电子数据，以与上面在图1中描述的感测电路104基本类似的方式提供sa使能控制信号118。如图3中示出的，nor感测电路300包括感测链302.1至302.m和nmos晶体管n4和n5。nor感测电路300可以表示如上面在图2中描述的感测电路208的示例性实施例。

如上面在图1和图2中描述的，当来自存储单元202和存储单元204的电子数据分别沿着位线216和位线218传播时，sa使能控制信号118从第二逻辑值(诸如逻辑0)转变为第一逻辑值(诸如逻辑1)。如图3中示出的，当位线216和位线218预充电至第一逻辑值(诸如逻辑1)时，激活(即，导通)nmos晶体管n4和n5，使得sa使能控制信号118处于第二逻辑值(诸如逻辑0)。并且如下面将进一步详细描述的，当位线216和位线218预充电至第一逻辑值(诸如逻辑1)时，使感测链302.1至302.m无效(即，截止)。

如上面在图2中描述的，电子数据分别将位线216和位线218从第一逻辑值(诸如逻辑1)放电至第二逻辑值(诸如逻辑0)。随着位线216和位线218放电，nmos晶体管n4和n5变得无效，即，截止。此外，感测链302.1至302.m中的一个或多个变得激活，即，导通，使得sa使能控制信号118从第二逻辑值(诸如逻辑0)上升至第一逻辑值(诸如逻辑1)。并且与上面在图1中描述的感测电路104类似，图3中示出的nor感测电路300可以类似地控制sa使能控制信号118从第二逻辑值(诸如逻辑0)转变为第一逻辑值(诸如逻辑1)的速率。

在图3中示出的示例性实施例中，nor感测电路300可以通过使链选择控制信号350.1至350.m的各个组合有效来选择性地激活感测链302.1至302.m的各个组合，以控制sa使能控制信号118从第二逻辑值(诸如逻辑0)转变为第一逻辑值(诸如逻辑1)的速率。如图3中示出的，感测链302.1至302.m的各个组合提供用于将sa使能控制信号118从第二逻辑值(诸如逻辑0)转变为第一逻辑值(诸如逻辑1)的各个转变速率352.1至352.n。在该示例性实施例中，nor感测电路300可以选择性地激活更多感测链302.1至302.m，以增大sa使能控制信号118从第二逻辑值(例如逻辑0)转变为第一逻辑值(诸如逻辑1)的速率。可选地或此外，nor感测电路300可以选择性地使更多感测链302.1至302.m无效，以减小sa使能控制信号118从第二逻辑值(例如逻辑0)转变为第一逻辑值(诸如逻辑1)的速率。在第一实例中，nor感测电路300可以选择性地激活所有感测链302.1至302.m，以为sa使能控制信号118提供最快转变速率352.n。在第二实例中，nor感测电路300可以仅选择性地激活感测链302.1以为sa使能控制信号118提供最慢转变速率352.1。与具有来自第二实例的最慢转变速率352.1的sa使能控制信号118相比，具有来自第一实例的最快转变速率352.n的sa使能控制信号118使得感测放大器(诸如提供为实例的感测放大器210)更早地读取位线216和位线218上的电子数据。在示例性实施例中，当位线216和位线218之间的差异或读取裕度(rm)最大时，于此时及时读取位线216和位线218上的电子数据。在该示例性实施例中，nor感测电路300可以仅选择性地激活感测链302.2，以使感测放大器在位线216和位线218之间的rm最大时读取位线216和位线218上的电子数据。

如图3中示出的，每个感测链302.1至302.m以彼此基本类似的方式实现；因此，将仅进一步详细描述感测链302.1至302.m中的感测链302.1。在图3中示出的示例性实施例中，感测链302.1包括pmos晶体管p3至p8。如图3中示出的，pmos晶体管p3至p5布置为形成第一逻辑nor门，并且pmos晶体管p6至p8布置为形成第二逻辑nor门。因此，当位线216和位线218已经放电至小于或等于pmos晶体管p4和p5的阈值电压并且链选择控制信号350.1处于第二逻辑值(诸如逻辑0)时，第一逻辑nor门将来自工作电压源vdd的电流提供给sa使能控制信号118。类似地，当位线216和位线218已经放电至小于或等于pmos晶体管p7和p8的阈值电压并且链选择控制信号350.1处于第二逻辑值(诸如逻辑0)时，第二逻辑nor门将来自工作电压源vdd的电流提供给sa使能控制信号118。在一些情况下，可以使用第一逻辑nor门或第二逻辑nor门来实现感测链302.1。在这些情况下，第一逻辑nor门或第二逻辑nor门的pmos晶体管使用由半导体制造工艺限定的最小尺寸来实现。

此外，感测链302.1可以表征为平衡连接结构，这平衡了位线216与sa使能控制信号118之间的第一寄生电容和位线218与sa使能控制信号118之间的第二寄生电容。在图3中示出的示例性实施例中，第一寄生电容可以表征为近寄生电容，因为第一寄生电容在位置上比第二寄生电容更靠近sa使能控制信号118。第二寄生电容可以表征为远寄生电容，因为第二寄生电容在位置上比第一寄生电容更远离sa使能控制信号118。通常，近寄生电容大于远寄生电容，这可能导致位线216和位线218之间的不平衡。在图3中示出的示例性实施例中，感测链302.1通过扭转第一逻辑nor门和第二逻辑nor之间的位线216和位线218来平衡近寄生电容和远寄生电容在第一逻辑nor门和第二逻辑nor门之间的份额(contribution)。如图3中示出的，位线216和位线218的这种扭转通过将pmos晶体管p4和p8的栅极电连接至位线216并且将pmos晶体管p5和p7的栅极电连接至位线218来实现。

图4示出了根据本发明的示例性实施例的可以在存储装置内实现的第二示例性感测电路的框图。nor感测电路400感测位线216和位线218上的电子数据，以与上面在图1中描述的感测电路104基本类似的方式提供sa使能控制信号118。如图4中示出的，nor感测电路400包括如上面在图3中描述的感测链302.1至302.m和nmos晶体管n4和n5。nor感测电路400可以表示如上面在图2中描述的感测电路208的示例性实施例。nor感测电路400与上面在图3中描述的nor感测电路300共享许多基本类似的部件；因此，下面将仅进一步详细讨论nor感测电路300和nor感测电路400之间的差异。

如图4中示出的，pmos晶体管p3至p5布置为形成如上面在图3中描述的第一逻辑nor门，并且pmos晶体管p6至p8布置为形成第二逻辑nor门。然而，在图4中示出的示例性实施例中，当位线216和位线218已经放电至小于或等于pmos晶体管p4和p3的阈值电压并且链选择控制信号350.1处于第二逻辑值(诸如逻辑0)时，第一逻辑nor门将来自工作电压源vdd的电流提供给sa使能控制信号118。类似地，当位线218和位线216已经放电至小于或等于pmos晶体管p7和p6的阈值电压并且链选择控制信号350.1处于第二逻辑值(诸如逻辑0)时，第二逻辑nor门将来自工作电压源vdd的电流提供给sa使能控制信号118。

图5示出了根据本发明的示例性实施例的可以在存储装置内实现的第三示例性感测电路的框图。nor感测电路500感测位线216和位线218上的电子数据，以与上面在图1中描述的感测电路104基本类似的方式提供sa使能控制信号118。如图5中示出的，nor感测电路500包括感测链302.2至302.m、感测链502和nmos晶体管n4和n5。nor感测电路500可以表示如上面在图2中描述的感测电路208的示例性实施例。nor感测电路500与如上面在图3中描述的nor感测电路300共享许多基本类似的部件；因此，下面将仅进一步详细讨论nor感测电路300和nor感测电路500之间的差异。

如图5中示出的，nor感测电路500包括如上面在图3中描述的感测链302.2至302.m。在图5中示出的示例性实施例中，感测链502包括pmos晶体管p9至p11。pmos晶体管p9至p11布置为形成如上面在图3中描述的第一逻辑nor门。在图5中示出的示例性实施例中，pmos晶体管p9至p11由半导体制造工艺限定的最小尺寸来实现。例如，pmos晶体管p9至p11可以在16纳米(nm)半导体制造技术节点中实现为具有两个(2)鳍的鳍式场效应晶体管(finfet)。

虽然图5将nor感测电路500示出为进一步包括作为如上面在图3中描述的感测链302.1的替代的感测链502，但是相关领域的技术人员将意识到如上面在图3中描述的任何感测链302.1至302.m都可以用类似的感测链502替代，在不脱离本发明的精神和范围的情况下，这对于相关领域的技术人员来说是显而易见的。

例如，图6示出了根据本发明的示例性实施例的可以在存储装置内实现的第四示例性感测电路的框图。nor感测电路600感测位线216和位线218上的电子数据，以与上面在图1中描述的感测电路104基本类似的方式提供sa使能控制信号118。如图6中示出的，nor感测电路600包括感测链602.1至602.4和nmos晶体管n4和n5。nor感测电路600可以表示如上面在图2中描述的感测电路208的示例性实施例。nor感测电路600与如上面在图3中描述的nor感测电路300共享许多基本类似的部件；因此，下面将仅进一步详细讨论nor感测电路300和nor感测电路600之间的差异。

在图6中示出的示例性实施例中，感测链602.1至602.4以与上面在图5中描述的感测链502基本类似的方式实现。此外，如图6中示出的，感测链602.3和602.4通过扭转这些逻辑nor门之间的位线216和位线218来平衡近寄生电容和远寄生电容在感测链602.4的逻辑nor门和感测链602.3的逻辑nor门之间的份额。

又例如，图7示出了根据本发明的示例性实施例的可以在存储装置内实现的第五示例性感测电路的框图。nor感测电路700感测位线216和位线218上的电子数据，以与上面在图1中描述的感测电路104基本类似的方式提供sa使能控制信号118。如图7中示出的，nor感测电路700包括感测链702.1至702.4和nmos晶体管n4和n5。nor感测电路700可以表示如上面在图2中描述的感测电路208的示例性实施例。nor感测电路700与如上面在图3中描述的nor感测电路300共享许多基本类似的部件；因此，下面将仅进一步详细讨论nor感测电路300和nor感测电路700之间的差异。在图7中示出的示例性实施例中，感测链702.1、702.2和702.4以与上面在图5中描述的感测链502基本类似的方式实现并且感测链702.3以与上面在图3中描述的感测链302.1基本类似的方式实现。

示例性nand感测电路

图8示出了根据本发明的示例性实施例的可以在存储装置内实现的第六示例性感测电路的框图。nand感测电路800感测位线216和位线218上的电子数据，以与上面在图1中描述的感测电路104基本类似的方式提供sa使能控制信号118。如图8中示出的，nand感测电路800包括感测链802.1至802.m和pmos晶体管p12和p13。nand感测电路800可以表示如上面在图2中描述的感测电路208的示例性实施例。nand感测电路800与如上面在图3中描述的nor感测电路300共享许多基本类似的部件；因此，下面将仅进一步详细讨论nor感测电路300和nand感测电路800之间的差异。

如图8中示出的，当位线216和位线218预充电至第一逻辑值(诸如逻辑1)时，pmos晶体管p12和p13无效，即，截止，使得sa使能控制信号118处于第二逻辑值(诸如逻辑0)。并且如下面将进一步详细描述的，当位线216和位线218预充电至第一逻辑值(诸如逻辑1)时，感测链802.1至802.m中的一个或多个激活，即，导通。

如以上在图2中描述的，电子数据分别将位线216和位线218从第一逻辑值(诸如逻辑1)放电至第二逻辑值(诸如逻辑0)。随着位线216和位线218放电，pmos晶体管p12和p13变得激活，即，导通。此外，感测链802.1至802.m变得无效，即，截止，使得sa使能控制信号118从第二逻辑值(诸如逻辑0)上升至第一逻辑值(诸如逻辑1)。并且与上面在图1中描述的感测电路104和图3中描述的nor感测电路300类似，如图8中示出的nand感测电路800可以类似地控制sa使能控制信号118从第二逻辑值(诸如逻辑0)转变为第一逻辑值(诸如逻辑1)的速率。

在图8中示出的示例性实施例中，nand感测电路800可以通过使链选择控制信号350.1至350.m的各个组合有效来选择性地激活感测链802.1至802.m的各个组合，以控制sa使能控制信号118从第一逻辑值(诸如逻辑1)转变为第二逻辑值(诸如逻辑0)的速率。如图8中示出的，感测链802.1至802.m的各个组合提供将sa使能控制信号118从第一逻辑值(诸如逻辑1)转变为第二逻辑值(诸如逻辑0)的各个转变速率852.1至852.n。在该示例性实施例中，nand感测电路800可以选择性地激活更多感测链802.1至802.m，以增大sa使能控制信号118从第一逻辑值(诸如逻辑1)转变为第二逻辑值(诸如逻辑0)的速率。可选地或此外，nand感测电路800可以选择性地使更多感测链802.1至802.m无效，以减小sa使能控制信号118从第一逻辑值(诸如逻辑1)转变为第二逻辑值(诸如逻辑0)的速率。在第一实例中，nand感测电路800可以选择性地激活所有感测链802.1至802.m，以为sa使能控制信号118提供最快转变速率852.n。在第二实例中，nand感测电路800可以仅选择性地激活感测链802.1以为sa使能控制信号118提供最慢转变速率852.1。与具有来自第二实例的最慢转变速率852.1的sa使能控制信号118相比，具有来自第一实例的最快转变速率852.n的sa使能控制信号118使得感测放大器(诸如提供为实例的感测放大器210)更早地读取位线216和位线218上的电子数据。在示例性实施例中，当位线216和位线218之间的差异或读取裕度(rm)最大时，此时及时读取位线216和位线218上的电子数据。在该示例性实施例中，nand感测电路800可以仅选择性地激活感测链802.2，以使感测放大器在位线216和位线218之间的rm最大时读取位线216和位线218上的电子数据。

如图8中示出的，每个感测链802.1至802.m以彼此基本类似的方式实现；因此，将仅进一步详细描述感测链802.1至802.m中的感测链802.1。在图8中示出的示例性实施例中，感测链802.1包括nmos晶体管n6至n11。如图8中示出的，nmos晶体管n6至n8布置为形成第一逻辑nand门，并且nmos晶体管n9至n11布置为形成第二逻辑nand门。因此，当位线216和位线218保持大于或等于nmos晶体管n7和n8的阈值电压并且链选择控制信号350.1处于第一逻辑值(诸如逻辑1)时，第一逻辑nand门汇集(sink)来自sa使能控制信号118的电流。类似地，当位线216和位线218保持大于或等于nmos晶体管n10和n11的阈值电压并且链选择控制信号350.1处于第一逻辑值(诸如逻辑1)时，第二逻辑nand门汇集来自sa使能控制信号118的电流。在一些情况下，可以使用第一逻辑nand门或第二逻辑nand门来实现感测链802.1。在这些情况下，第一逻辑nand门或第二逻辑nand门的nmos晶体管由半导体制造工艺限定的最小尺寸来实现。

此外，感测链802.1可以表征为平衡连接结构，这与上面在图3中描述的感测链302.1以基本类似的方式平衡位线216与sa使能控制信号118之间的第一寄生电容和位线218与sa使能控制信号118之间的第二寄生电容。在图8中示出的示例性实施例中，感测链802.1通过扭转第一逻辑nand门和第二逻辑nand之间的位线216和位线218来平衡近寄生电容和远寄生电容在第一逻辑nand门和第二逻辑nand门之间的份额。如图8中示出的，位线216和位线218的这种扭转通过将nmos晶体管n7和n11的栅极电连接至位线216并且将nmos晶体管n8和n10的栅极电连接至位线218来实现。

图9示出了根据本发明的示例性实施例的可以在存储装置内实现的第七示例性感测电路的框图。nand感测电路900感测位线216和位线218上的电子数据，以与上面在图1中描述的感测电路104以基本类似的方式提供sa使能控制信号118。如图9中示出的，nand感测电路900包括如上面在图8中描述的感测链802.1至802.m和pmos晶体管p12和p13。nand感测电路900可以表示如上面在图2中描述的感测电路208的示例性实施例。nand感测电路900与上面在图8中描述的nand感测电路800共享许多基本类似的部件；因此，下面将仅进一步详细讨论nand感测电路800和nand感测电路900之间的差异。

如图9中示出的，nmos晶体管n6至n8布置为形成如上面在图8中描述的第一逻辑nand门，并且nmos晶体管n9至n11布置为形成第二逻辑nand门。然而，在图9中示出的示例性实施例中，当位线216和位线218保持大于或等于nmos晶体管n7和n6的阈值电压并且链选择控制信号350.1处于第一逻辑值(诸如逻辑1)时，第一逻辑nand门汇集来自sa使能控制信号118的电流。类似地，当位线216和位线218保持大于或等于nmos晶体管n10和n9的阈值电压并且链选择控制信号350.1处于第一逻辑值(诸如逻辑1)时，第二逻辑nand门汇集来自sa使能控制信号118的电流。

图10示出了根据本发明的示例性实施例的可以在存储装置内实现的第八示例性感测电路的框图。nand感测电路1000感测位线216和位线218上的电子数据，以与上面在图1中描述的感测电路104以基本类似的方式提供sa使能控制信号118。如图10中示出的，nand感测电路1000包括感测链802.2至802.m、感测链1002和pmos晶体管p12和p13。nand感测电路1000可以表示如上面在图2中描述的感测电路208的示例性实施例。nand感测电路1000与上面在图8中描述的nand感测电路800共享许多基本类似的部件；因此，下面将仅进一步详细讨论nand感测电路800和nand感测电路1000之间的差异。

如图10中示出的，nand感测电路1000包括如上面在图8中描述的感测链802.2至802.m。在图10中示出的示例性实施例中，感测链1002包括nmos晶体管n12至n14。nmos晶体管n12至n14布置为形成如上面在图8中描述的第一逻辑nand门。在图10中示出的示例性实施例中，nmos晶体管n12至n14由半导体制造工艺限定的最小尺寸来实现。例如，nmos晶体管n12至n14可以在16纳米(nm)半导体制造技术节点中实现为具有两个(2)鳍的鳍式场效应晶体管(finfet)。

虽然图10将nand感测电路1000示出为进一步包括作为如上面在图8中描述的感测链802.1的替代的感测链1002，但是相关领域的技术人员将意识到如上面在图8中描述的任何感测链802.1至802.m都可以用类似的感测链1002替代，在不脱离本发明的精神和范围的情况下，这对于相关领域的技术人员来说是显而易见的。

例如，图11示出了根据本发明的示例性实施例的可以在存储装置内实现的第九示例性感测电路的框图。nand感测电路1100感测位线216和位线218上的电子数据，以与上面在图1中描述的感测电路104以基本类似的方式提供sa使能控制信号118。如图11中示出的，nand感测电路1100包括感测链1102.1至1102.4和pmos晶体管p12和p13。nand感测电路1100可以表示如上面在图2中描述的感测电路208的示例性实施例。nand感测电路1100与上面在图8中描述的nand感测电路800共享许多基本类似的部件；因此，下面将仅进一步详细讨论nand感测电路800和nand感测电路1100之间的差异。

在图11中示出的示例性实施例中，感测链1102.1至1102.4以与上面在图10中描述的感测链1002基本类似的方式实现。此外，如图11中示出的，感测链1102.3和1102.4通过扭转这些逻辑nand门之间的位线216和位线218来平衡近寄生电容和远寄生电容在感测链1102.4的逻辑nand门和感测链1102.3的逻辑nand门之间的份额。

又例如，图12示出了根据本发明的示例性实施例的可以在存储装置内实现的第十示例性感测电路的框图。nand感测电路1200感测位线216和位线218上的电子数据，以与上面在图1中描述的感测电路104基本类似的方式提供sa使能控制信号118。如图12中示出的，nand感测电路1200包括感测链1202.1至1202.4和pmos晶体管p12和p13。nand感测电路1200可以表示如上面在图2中描述的感测电路208的示例性实施例。nand感测电路1200与上面在图8中描述的nand感测电路800共享许多基本类似的部件；因此，下面将仅进一步详细讨论nand感测电路800和nand感测电路1200之间的差异。在图12中示出的示例性实施例中，感测链1202.1、1202.2和1202.4以与上面在图10中描述的感测链1002基本类似的方式实现，并且感测链1202.3以与上面在图8中描述的感测链802.1基本类似的方式实现。

用于示例性存储装置的示例性操作控制流程

图13示出了根据本发明的示例性实施例的示例性存储装置的示例性操作的流程图。本发明不限于该操作描述。而且，对于相关领域的普通技术人员显而易见的其它操作控制流程均在本发明的范围和精神内。以下讨论描述了示例性存储装置(诸如上面在图2中描述的存储装置200)的示例性操作控制流程1300，以实现物理不可复制功能(puf)，从而允许将存储装置与通过半导体制造工艺类似地设计和制造的其它存储装置区分开。

在操作1302中，示例性操作控制流程1300可以将存储装置的位线(诸如提供为一些实例的位线216和/或位线218)充电(也称为预充电)至第一逻辑值(诸如逻辑1)。位线的该充电称为预充电，因为它发生在从存储装置读取电子数据之前。可以利用如上面在图2中描述的预充电电路206来对存储装置的位线充电。

在操作1304中，示例性操作控制流程1300对操作1302中的位线放电。示例性操作控制流程1300可以使存储装置的各个字线有效以从存储装置读取电子数据。来自存储装置的电子数据将来自操作1304的位线从第一逻辑值(诸如逻辑1)放电至第二逻辑值(诸如逻辑0)。

在操作1306中，示例性操作控制流程1300感测操作1304中的位线的放电，以提供触发控制信号(诸如提供为实例的sa使能控制信号118)，以读取来自操作1304的位线上的电子数据。当电子数据沿着来自操作1304的位线传播时，触发控制信号从第二逻辑值(诸如逻辑0)转变为第一逻辑值(诸如逻辑1)。示例性操作控制流程1300可以控制该转变速率，也称为上升时间，以不同的时间读取来自操作1304的位线上的电子数据。例如，示例性操作控制流程1300可以增加该转变速率以较早读取来自操作1304的位线上的电子数据，或减小该转变速率以较晚读取来自操作1304的位线上的电子数据。可以利用如上面在图1中描述的感测电路208来感测来自操作1304的位线的放电，以提供触发控制信号。

在操作1308中，示例性操作控制流程1300响应于来自操作1306的触发控制信号，读取来自操作1304的位线上的电子数据。示例性操作控制流程1300将来自操作1304的位线中的具有较慢传播时间的位线翻译(即，读取)为第一逻辑值(诸如逻辑1)，并且将来自操作1304的位线中的具有较快传播时间的位线翻译(即，读取)为第二逻辑值(诸如逻辑0)。来自操作1304的位线上的电子数据的传播时间可以在存储装置和通过半导体制造工艺类似地设计和制造的其它存储装置之间不同。因此，来自操作1304的位线上的电子数据的传播时间可以用于实现物理不可复制功能(puf)，从而允许将存储装置与通过半导体制造工艺类似地设计和制造的其它存储装置区分开。可以利用如上面在图2中描述的感测放大器210读取来自操作1304的位线上的电子数据。

结论

先前的具体实施方式公开了存储装置，该存储装置具有预充电电路、存储单元、感测电路和感测放大器。预充电电路将位线充电至第一逻辑值。存储单元向位线提供电子数据，电子数据以不同的速率将位线从第一逻辑值放电至第二逻辑值。感测电路感测位线的放电以提供触发控制信号，触发控制信号处于第二逻辑值并且随着位线放电而转变为第一逻辑值。感测放大器响应于触发控制信号转变为第一逻辑值而读取。此后，感测放大器将具有最慢放电的第一位线分配为第一逻辑值，并且将具有最快放电的位线的第二位线分配为第二逻辑值。

在一些实施例中，所述感测放大器被配置为在所述多条位线的至少一条位线稳定至所述第二逻辑值之前读取所述多条位线。

在一些实施例中，所述感测电路还被配置为控制所述触发控制信号转变为所述第一逻辑值的速率。

在一些实施例中，所述感测电路包括：多个感测链，以及其中，所述感测电路被配置为激活所述多个感测链中的一个或多个第一感测链，以增大所述触发控制信号转变为所述第一逻辑值的速率，或使所述多个感测链中的一个或多个第二感测链无效，以减小所述触发控制信号转变为所述第一逻辑值的速率。

在一些实施例中，所述多个感测链中的至少一个感测链包括：第一多个晶体管，用于形成第一逻辑门；以及第二多个晶体管，用于形成第二逻辑门，其中，所述多条位线布置为在所述第一逻辑门和所述第二逻辑门之间扭转。

在一些实施例中，所述第一逻辑门和所述第二逻辑门包括：逻辑nor门，或逻辑nand门。

在一些实施例中，所述感测放大器被配置为在所述多条位线之间的读取裕度(rm)最大时及时读取所述多条位线。先前的具体实施方式还公开了用于操作另一存储装置的方法。该方法包括向位线提供电子数据，电子数据以不同的速率将多条位线从第一逻辑值放电至第二逻辑值；在多条位线中的至少一条已经稳定至第二逻辑值之前读取；以及将位线中的具有最慢放电的第一位线分配为第一逻辑值，并且将位线中的具有最快放电的第二位线分配为第二逻辑值。

在一些实施例中，所述读取包括：感测所述多条位线的放电以提供触发控制信号，所述触发控制信号处于所述第二逻辑值并且随着所述多条位线放电而转变为所述第一逻辑值，以及其中，所述分配包括：响应于所述触发控制信号转变为所述第一逻辑值，分配所述第一位线和所述第二位线。

在一些实施例中，所述感测包括：控制所述触发控制信号转变为所述第一逻辑值的速率。

在一些实施例中，所述控制包括：增大所述触发控制信号转变为所述第一逻辑值的速率，以在较早的时间读取所述多条位线。

在一些实施例中，所述控制包括：减小所述触发控制信号转变为所述第一逻辑值的速率，以在稍后的时间读取所述多条位线。

先前的具体实施方式还公开了另一存储装置，该存储装置包括存储单元、感测电路和感测放大器。存储单元向位线提供电子数据，电子数据以不同的速率沿着位线传播。感测电路提供触发控制信号，触发控制信号在至少一条位线已经稳定至其稳态之前从第一逻辑值转变为第二逻辑值。感测放大器响应于从第一逻辑值转变为第二逻辑值的触发控制信号读取位线，并且将位线中的具有最慢传播时间的第一位线分配为第二逻辑值，并且将位线中的具有最慢传播时间的第二位线分配为第一逻辑值。

在一些实施例中，该存储装置还包括：预充电电路，被配置为将所述多条位线充电至所述第二逻辑值。

在一些实施例中，所述电子数据被配置为将所述多条位线以不同速率从所述第二逻辑值放电至所述第一逻辑值。

在一些实施例中，所述感测电路还被配置为控制所述触发控制信号从所述第一逻辑值转变为所述第二逻辑值的速率。

在一些实施例中，所述感测电路包括：多个感测链，以及其中，所述感测电路被配置为激活所述多个感测链中的一个或多个第一感测链，以增大所述触发控制信号的转变速率，或使所述多个感测链中的一个或多个第二感测链无效，以减小所述触发控制信号的转变速率。

在一些实施例中，所述多个感测链中的至少一个感测链包括：第一多个晶体管，用于形成第一逻辑门；以及第二多个晶体管，用于形成第二逻辑门，其中，所述多条位线布置为在所述第一逻辑门和所述第二逻辑门之间扭转。

在一些实施例中，所述第一逻辑门和所述第二逻辑门包括：逻辑nor门，或逻辑nand门。

在一些实施例中，所述感测放大器被配置为在所述多条位线之间的读取裕度(rm)最大时及时读取所述多条位线。

先前的具体实施方式参照随后的附图来说明与本发明一致的示例性实施例。在先前的具体实施方式中对“示例性实施例”的引用指示所描述的示例性实施例可以包括特定部件、结构或特性，但是每个示例性实施例可以不必包括特定部件、结构或特性。而且，这些短语不一定指的是相同的示例性实施例。此外，结合示例性实施例描述的任何部件、结构或特性可以独立地或以任何组合包括其它示例性实施例的部件、结构或特性，无论是否明确描述。

先前的具体实施方式不意味着限制。而且，仅根据以下权利要求及其等同物来限定本发明的范围。应当理解，先前的具体实施方式而不是以下的摘要部分旨在用于解释权利要求。摘要部分可以阐述本发明的一个或多个但不是所有的示例性实施例，并且因此，不旨在以任何方式限制本发明和所附权利要求及其等同物。

先前的具体实施方式中描述的示例性实施例提供为用于说明的目的，并且不旨在限制。其它示例性实施例是可能的，并且可以对示例性实施例进行修改，同时保持在本发明的精神和范围内。已经借助于示出特定功能及其关系的实现的功能构建块描述了先前的具体实施方式。为了便于描述，本文任意定义了这些功能构建块的边界。可以定义替代边界，只要适当地实施特定的功能及其关系即可。

可以用硬件、固件、软件或它们的任何组合来实现本发明的实施例。本发明的实施例也可以实现为存储在机器可读介质上的指令，该指令可以由一个或多个处理器读取和执行。机器可读介质可以包括用于以机器(例如，计算电路)可读的形式存储或传输信息的任何机制。例如，机器可读介质可以包括非暂时性机器可读介质，诸如只读存储器(rom)；随机存取存储器(ram)；磁盘存储介质；光存储介质；闪速存储器件；等。又例如，机器可读介质可以包括暂时性机器可读介质，诸如电、光、声或其它形式的传播信号(例如，载波、红外信号、数字信号等)。此外，固件、软件、例程、指令在本文中可以描述为实施某些动作。然而，应当理解，这样的描述仅仅是为了方便，并且这些动作实际上由计算器件、处理器、控制器或执行固件、软件、例程、指令等的其它器件产生。

先前的具体实施方式充分揭示了本发明的一般性质，在不脱离本发明的精神和范围的情况下，其它人可以通过应用相关领域的技术人员的知识而容易地修改和/或适应诸如这些示例性实施例的各种应用，而无需过多的实验。因此，基于本文给出的教导和指导，这些改编和修改旨在示例性实施例的含义和多个等同物内。应该理解，本文中的措辞或术语是出于描述而非限制的目的，从而使得本说明书的术语或措辞将由相关领域的技术人员根据本文的教导来解释。