一种具有较高工作频率的MRAM的制作方法

本发明涉及一种具有较高工作频率的mram，属于计算机存储技术领域。

背景技术：

磁性随机存取存储器mram作为非易失性随机存取存储器，它的基本单元如图1所示，它是由一个mos管和一个mtj(magnetictunneljunctions)器件组成，传统的mram就是由此基本单元组成的阵列以及外围的译码电路、控制电路等来实现它的存储功能。阵列如图2所示。但是利用这种结构实现的容量为1mbitmram的工作频率为最高可达到100mhz。

随着电子信息技术的发展对mram的工作频率要求也越来越高，现有技术在mram的基本单元上进行了改进，由原来的一个晶体管一个mtj单元改为两个晶体管一个mtj单元。如图3，这种位线通用类型的2t1mtj单元结构与静态随机存取存储器单元高度兼容，并通过单轴写入方案实现了大约1ns写入电流宽度的高速写操作。

然而，上述方案中，循环时间受到读操作的限制，因为使用了与常规mram中广泛使用相同的方式读出存储的数据。所以整个工作频率受到了限制，无法进一步提高。

技术实现要素：

为了解决目前存在的mram整个工作频率受到了限制，无法进一步提高的问题，本发明提供了一种具有较高工作频率的mram。

本发明的第一个目的在于提供一种磁性随机存取存储器，所述磁性随机存取存储器基于2t1mtj单元结构，在其基础上增加读位线以及辅助电路，用于分离读/写位线以及辅助电流传送，将读取电压快速偏置到选定的位线。

可选的，所述磁性随机存取存储器的实现方式为：将位线通用类型的磁性随机存取存储器的源线(sl)设计为写位线(wbl)，而将位线通用类型的磁性随机存取存储器的位线设计为读位线(rbl)，另外每个子阵列具有子多路复用器以分离包括一个晶体管的rbl，写位线(wbl)在每个子阵列中共用，并且写驱动器与体系结构中的列译码器连接在一起。

可选的，所述磁性随机存取存储器包括至少两个局部电流接收器(lcs)以规则的间隔并联到每个wbl以平衡电流。

可选的，所述磁性随机存取存储器的半轴旋转架构(hps)中每个单元包含两条写位线，分别为第一写位线和第二写位线，而偶数行单元中的第一写位线与相邻奇数行单元中的第二写位线连接，偶数行单元中的第二写位线与相邻奇数行单元中的第一写位线连接。

可选的，当所述磁性随机存取存储器处于读模式时，若访问偶数行某一单元，则奇数行参考单元被选取；若访问奇数行某一单元，则偶数行参考单元被选取。

可选的，当所述磁性随机存取存储器处于写模式时，若访问偶数行某一单元，则写驱动程序通过输入数据向所选的wbli和/wbli提供互补电压；若访问奇数行某一单元，则互补电压被转移到/wbli和wbli+1。

可选的，所述磁性随机存取存储器具有高速电流传送器。

可选的，当外部cpu需要对磁性随机存取存储器进行多个数据访问时，所述磁性随机存取存储器通过将数据由串行输入/输出改为并行输入/输出有效地提高对mram的访问速度。

本发明的第二个目的在于提供上述磁性随机存取存储器在计算机存储技术领域内的应用。

本发明的第三个目的在于提供一种具有上述磁性随机存取存储器的计算机。

本发明有益效果是：

本发明基于2t1mtj单元结构，在其基础上增加读位线以及辅助电路，用于分离读/写位线以及辅助电流传送，将读取电压快速偏置到选定的位线，从而提高响应速度，半轴旋转架构有效地减小了位线电容，提高了mram的读写速度，进一步在以2t1mtj单元组成的阵列为基础的mram基本架构中添加电流传送器，加快电压的偏置，从而提高响应速度，提高整个mram的工作频率。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是mram基本单元示意图。

图2是mram基本单元阵列示意图。

图3是位线通用类型的2t1mtj单元结构示意图。

图4是本发明提供的读/写位线分离2t1mtj单元结构示意图。

图5是本发明提供的具有局部电流接收器的读位线分离架构示意图

图6是本发明提供的半轴旋转架构和对称的参考行读取方案图

图7是传统的不具备快速电流传送器的存储器简易框图

图8是本发明提供的具有高速电流传送器的读电路的电路图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

实施例一：

本实施例提供一种具有较高工作频率的磁性随机存取存储器mram，所述mram基于2t1mtj单元结构，在其基础上增加读位线以及辅助电路，用于分离读/写位线以及辅助电流传送，将读取电压快速偏置到选定的位线。

本发明首先提供了一种读/写位线分离结构，如图4所示，这种分离读/写位线可以有效地减少位线电容，实施方式是将现有的源线(sl)设计为写位线(wbl)，而将原来的位线设计为读位线(rbl)，然而在许多情况下，它将导致mram的面积增大，因为这种划分需要大尺寸的晶体管来传输写入电流(iw)。

图4是本申请提出的位线分离的2t1mtj单元，对于各种存储器阵列结构而言，它优于位线通用类型。位线分离单元使得可以划分出读位线(rbl)，如图5所示，读/写位线分离结构降低了rbl电容，它近似于在大量未选择的单元中通过mtj增加了总单元晶体管的源/漏电容，可以防止设计大面积。

另外每个子阵列具有子多路复用器以分离包括较小尺寸晶体管的rbl，因为通过它的电流远小于通过2t1mtj基本单元晶体管的电流。

写位线(wbl)在每个子阵列中共用，并且写驱动器与体系结构中的列译码器连接在一起。但是，共用的wbl遇到的问题是，在远离驱动器的地方，电流源到接收器的通道电阻会使电流大小发生变化。所以本申请将多个局部电流接收器(lcs)以规则的间隔并联到每个wbl以平衡电流。它们基本上消除了通道电阻的影响。

例如，当8个lcs连接到1.5mm长度的wbl时，lcs将17％的iw减小到5％以下。由于lcs的分布式布置和提供足够的栅源电压，可以使传输iw所需的晶体管尺寸变小。

其次是半轴旋转架构(hps)，如图6所示，其中偶数行单元中的wbl(或/wbl)与相邻奇数行单元中的/wbl(或wbl)相连。与传统的布局(图7)相比，这种架构将rbl的寄生电容减小了一半。因为一半数量的存储器单元被连接到共同的rbl。在hps架构中，参考单元沿行方向排列。

当访问地址的时候，例如：访问偶数行单元中的mc0时，在读取模式中奇数行中的参考单元rc1被选取。类似的，当访问奇数行mc1时，偶数行的rc0被选取。位于读取电路前面的转换开关在奇数行单元格被访问的情况下用参考电流路径交换is路径，参考行的布置有助于实现高度对称的读取路径和电路。其中的寄生电容与参考路径的寄生电容匹配良好，这使单元中的信号与参考行中的信号平衡。因此，对称阅读方案提高了阅读特性和阅读速度。

在传统的参考列方案中一对参考单元为多个选定的单元读取，传感放大器由于这种时间上的不对称性，必须等到每个单元信号处理完毕才会进行下一个信号处理。这使得传统的结构速度较慢；本申请中一个参考单元对应一个选定的单元，传感放大器可以同时对读取信号进行放大，相当于多任务并行处理，提高速度。

当处于写模式的时候，如果一个偶数行的单元被选中，写驱动程序通过输入数据向所选的wbli和/wbli提供互补电压。另外，如果奇数行被选中，互补电压被转移到/wbli和wbli+1。

再是高速电流传送器，如图8所示，当电压(vc)被偏置到选定的rbl时，通过检测is和iref之间的差异来确定存储的数据是“0”还是“1”。

为了使访问时间最小化，被偏置的电压建立时间应该尽可能小，例如：要使随机访问时间小于5ns，则要将vc建立时间加速到大约1ns。图8示出了具有高速电流转换器的读电路，以减小电压被偏置时的建立时间。感应使能信号上升(se)时电流传送器开始提供vc用来选择rbl。在rbl电压达到vc之前，反向放大电压vb迅速上升并使is增加，同时使晶体管m2开启，进而从电流传送器的输出节点向rbl提供升压电流(ibst)。is和ibst的瞬间增加会快速对rbl的寄生电容充电，并将vc的建立时间缩短，感应电压(vs)很快通过合上的sw1开关跟随参考电压(vref)到达其工作点，并达到平衡状态。然后m2关闭并且is等于穿过所选单元中mtj的电流，当sw1关闭时，vs按照is和iref之间的差值比例被放大。在关闭sw2之后传感放大器最终确定存储的数据是“0”还是“1”，以防止sa之间的互相干扰。

基于以上分析，对传统的mram基本单元以及架构分别改进，实现了分离读/写位线以及增加高速电流传输电路，使得mram的读写速度提高，进而工作频率得到增加。

本发明基于2t1mtj单元结构，在其基础上增加读位线以及辅助电路，用于分离读/写位线以及辅助电流传送，将读取电压快速偏置到选定的位线，从而提高响应速度，半轴旋转架构有效地减小了位线电容，提高了mram的读写速度，进一步在以2t1mtj单元组成的阵列为基础的mram基本架构中添加电流传送器，加快电压的偏置，从而提高响应速度，提高整个mram的工作频率。

本发明实施例中的部分步骤，可以利用软件实现，相应的软件程序可以存储在可读取的存储介质中，如光盘或硬盘等。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。