一种掉电保护电路的制作方法

本申请涉及存储器技术领域，尤其涉及一种掉电保护电路。

背景技术：

闪存器件(如NAND Flash)是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。在闪存器件的擦除过程中，若发生掉电，则可能会发生意外的存储数据损坏，对闪存器件正常的数据存储功能造成致命的影响。

技术实现要素：

有鉴于此，本申请实施例提供了一种掉电保护电路，能够解决现有技术中闪存器件掉电导致其存储数据损坏的问题。

本申请实施例提供的掉电保护电路，包括：保护触发支路和负压放电支路；

所述保护触发支路的第一端连接闪存器件，所述保护触发支路的第二端连接所述负压放电支路的控制端；所述负压放电支路与所述闪存器件的负压输出端连接；

所述保护触发支路，用于在所述闪存器件掉电时，发送放电触发信号至所述负压放电支路；

所述负压放电支路，用于在接收到所述放电触发信号时导通，为所述闪存器件中输出的负压提供放电回路。

可选的，所述保护触发支路，具体用于当所述闪存器件处于擦除过程且所述闪存器件掉电时，发送所述放电触发信号至所述负压放电支路。

可选的，所述保护触发支路，包括：掉电检测模块和触发器；

所述掉电检测模块，用于判断所述闪存器件的系统电压是否小于掉电阈值电压；若是，则发送掉电触发信号至所述触发器的第一输入端；

所述触发器的第二输入端连接所述闪存器件的擦除指示输出端，所述触发器的输出端连接所述负压放电支路的控制端；

所述触发器，用于在接收到所述掉电触发信号和所述闪存器件输出的擦除指示时，发送所述放电触发信号至所述负压放电支路的控制端；所述擦除指示用于控制所述闪存器件处于擦除过程。

可选的，所述触发器为D触发器；

所述触发器的第一输入端为D触发器的时钟信号输入端，所述触发器的第二输入端为D触发器的D端，所述触发器的输出端为D触发器的Q端。

可选的，所述掉电检测模块，包括：比较器；

所述比较器的正相输入端连接所述掉电阈值电压，所述比较器的反相输入端连接所述系统电压，所述比较器的输出端连接所述触发器的第一输入端。

可选的，所述负压放电支路，包括：开关模块；

所述开关模块的第一端连接所述闪存器件的负压输出端，所述开关模块的第二端接地，所述开关模块的控制端连接所述保护触发支路的第二端；

所述开关模块在接收到所述放电触发信号时导通。

可选的，所述开关模块，包括：第一NMOS管和电平转换器；

所述第一NMOS管的栅极经所述电平转换器连接所述保护触发支路的第二端，所述第一NMOS管的漏极接地，所述第一NMOS管的源极连接所述闪存器件的负压输出端；

所述电平转换器的第一输入端连接所述闪存器件的内部电源，所述电平转换器的第二输入端连接所述闪存器件的负压输出端，所述电平转换器的控制端连接所述保护触发支路的第二端；

所述电平转换器，具体用于当接收到所述放电触发信号时，基于所述内部电源输出第一控制信号至所述第一NMOS管，以使所述第一NMOS管导通；当未接收到所述放电触发信号时，基于所述闪存器件的负压输出端输出第二控制信号至所述第一NMOS管，以使所述第一NMOS管关断。

可选的，所述闪存器件的内部电源和所述闪存器件的负压输出端之间连接有分压网络；所述分压网络包括至少两个串联的分压模块：第一分压模块和第二分压模块；

所述第一分压模块的第一端连接所述内部电源，所述第一分压模块的第二端经所述第二分压模块连接所述闪存器件的负压输出端；

所述负压放电支路连接在所述第一分压模块和所述第二分压模块之间。

可选的，所述分压模块包括一个NMOS管或者多个串联的NMOS管。

可选的，所述第一分压模块至少包括两个串联的NMOS管：第二NMOS管和第三NMOS管；所述第二分压模块包括一个NMOS管：第四NMOS管；

所述第二NMOS管的漏极和栅极均连接所述内部电源，所述第二NMOS管的源极连接所述第三NMOS管的漏极和栅极；

所述第三NMOS管的源极连接所述第四NMOS管的漏极和栅极；

所述第四NMOS管的漏极连接所述负压放电支路，所述第四NMOS管的源极连接所述闪存器件的负压输出端。

与现有技术相比，本申请至少具有以下优点：

在本申请实施例中，提供一种包括保护触发支路和负压放电支路的掉电保护电路，以避免闪存器件意外掉电时造成存储数据的损坏。其中，保护触发支路的第一端与闪存器件连接，第二端与负压放电支路的控制端连接，当闪存器件掉电时，保护触发支路发送放电触发信号至负压放电支路。负压放电支路与闪存器件的负压输出端连接，在接收到放电触发信号时，负压放电支路导通，为闪存中输出的负压提供放电回路，避免闪存掉电时剩余的负压扰乱闪存器件中存储的数据，从而避免了闪存器件中的数据损坏。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为现有闪存器件中负压输出电路的结构示意图；

图2为本申请实施例提供的一种掉电保护电路的结构示意图；

图3为本申请实施例提供的另一种掉电保护电路的结构示意图；

图4为本申请实施例提供的另一种掉电保护电路的结构示意图；

图5为本申请实施例提供的另一种掉电保护电路的结构示意图；

图6为本申请实施例提供的另一种掉电保护电路的结构示意图；

图7为本申请实施例提供的另一种掉电保护电路的结构示意图；

图8为本申请实施例提供的另一种掉电保护电路的结构示意图；

图9为本申请具体实施例提供的一种掉电保护电路的电路拓扑。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。

为了便于理解，下面对本申请实施例的具体应用场景进行说明。

闪存器件(如NAND结构的非易失性存储器等)一般包括多个以矩阵排列的用于存储数据的存储单元管。在实际应用中，会在存储单元管的P阱上施加正压，在存储单元管的栅极施加负压，以便对选中的存储单元管进行擦除操作。在现有的闪存器件中，通常会利用电荷泵结构将正电压的内部电源转换为负压后经负压输出端输出。图1举例示出了一种现有的闪存器件负压输出电路。电荷泵110经闪存器件的负压输出端Nout输出负压Vneg，负压输出端Nout和内部电源Vdd之间连接有分压网络120，利用分压网络120对电荷泵110输出的负压Vneg进行检测，得到检测电压输出至运算放大器OP，运算放大器OP将检测电压与参考电压Vref进行比较，输出比较结果经压控振荡器VCO调制后对电荷泵110进行负反馈控制，使得负压输出端Nout输出的负压Vneg稳定在期望值。

在现有技术中，一旦闪存器件发生掉电，由闪存器件的控制器(如MCU)执行掉电保护流程来对施加在存储单元管栅极的负压(即图1所示的负压Vneg)进行放电，避免残留的负压造成存储数据的损坏。一般需要20微秒来完成整个放电流程。然而，一旦闪存器件的掉电过快，无法为控制器提供足够的工作电压，会导致控制器提前重置(即掉电后20微秒内重置)，无法完成现有的掉电保护流程。而残留的负压会扰乱存储单元管中存储的数据，对闪存器件正常的数据存储功能造成致命的影响。

为此，本申请实施例提供了一种掉电保护电路，利用电路逻辑对负压进行放电替代现有的控制器逻辑的掉电保护流程，提高对负压放电的速率。当闪存器件掉电时，利用保护触发支路对负压放电支路进行触发，使得负压放电支路导通，为闪存器件中输出的负压提供放电回路，能够很快地将负压放电至安全范围内，避免了对存储数据的影响。

基于上述思想，为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。

参见图2，该图为本申请实施例提供的一种掉电保护电路的结构示意图。

本申请实施例提供的掉电保护电路，包括：保护触发支路210和负压放电支路220；

保护触发支路210的第一端连接闪存器件，保护触发支路210的第二端连接负压放电支路220的控制端；负压放电支路220与闪存器件的负压输出端Nout连接；

保护触发支路210，用于在闪存器件掉电时，发送放电触发信号Sdisc至负压放电支路220。

在本申请实施例中，闪存器件掉电可以是闪存器件外围供电的系统电源电压降至一定阈值以下，也可以是闪存器件的内部电压电压降至一定阈值以下，实际应用中可以根据实际情况进行设定。一旦闪存器件发生掉电，则无法维持闪存器件的正常工作，需要进行掉电保护。

负压放电支路220，用于在接收到放电触发信号Sdisc时导通，为闪存器件中输出的负压Vneg提供放电回路。

在本申请实施例中，保护触发支路210与闪存器件连接，可以对闪存器件是否发生掉电进行检测，当闪存器件掉电时，进行掉电保护发送放电触发信号Sdisc至负压放电支路220，控制负压放电支路220导通，为闪存器件中输出的负压Vneg提供放电回路，对负压Vneg进行快速放电，使之快速到达安全范围(如-7V-0V)内，提高了对负压Vneg的放电速度，避免了残留负压对闪存器件存储数据的影响。

在实际应用中，负压放电支路220可以是任意一种可以消耗或传输电能的结构，这里不进行限定。在一些可能的设计中，负压放电支路220可以控制负压Vneg直接对地放电，以提高放电速度。

这里需要说明的是，在实际应用中，闪存器件正常的编程过程一般不会在存储单元管上施加负压，而仅在擦除过程中在存储单元管上施加负压。因此，在本申请实施例一些可能的实现方式中，可以仅在闪存器件在擦除过程中掉电时，对输出的负压Vneg放电，以保证存储单元管的正常工作，避免不必要的电能浪费。

则，保护触发支路210，具体可以用于当闪存器件处于擦除过程且闪存器件掉电时，发送放电触发信号Sdisc至负压放电支路220。

在实际应用中，保护触发支路210可以利用任意一种控制器或触发器结构实现，下面将结合具体的例子对本申请实施例提供的掉电保护电路进行说明，这里先不赘述。

在本申请实施例中，提供一种包括保护触发支路和负压放电支路的掉电保护电路，以避免闪存器件意外掉电时造成存储数据损坏。其中，保护触发支路的第一端与闪存器件连接，第二端与负压放电支路的控制端连接，当闪存器件掉电时，保护触发支路发送放电触发信号至负压放电支路。负压放电支路与闪存器件的负压输出端连接，在接收到放电触发信号时，负压放电支路导通，为闪存器件中输出的负压提供放电回路，避免闪存器件掉电时剩余的负压扰乱闪存器件中存储的数据，避免了闪存器件的数据损坏。

下面对保护触发支路的具体结构进行举例说明。

参见图3，该图为本申请实施例提供的另一种掉电保护电路的结构示意图。相较于图2，该图提供了一种更加具体的掉电保护电路。

在本申请实施例一些可能的实现方式中，保护触发支路，具体可以包括：掉电检测模块211和触发器212；

掉电检测模块211，用于判断闪存器件的系统电压Vcc是否小于掉电阈值电压Vth；若是，则发送掉电触发信号Spl至触发器212的第一输入端；

触发器212的第二输入端连接闪存器件的擦除指示输出端EI，触发器212的输出端连接负压放电支路220的控制端；

触发器212，用于在接收到掉电触发信号Spl和闪存器件输出的擦除指示Se时，发送放电触发信号Sdisc至负压放电支路220的控制端；擦除指示Se用于控制闪存器件处于擦除过程。

在本申请实施例中，掉电检测模块211通过比较系统电压Vcc和掉电阈值电压Vth之间的大小，当系统电压Vcc小于掉电阈值电压Vth时，判断闪存器件掉电，需要发送掉电触发信号Spl至触发器212以触发负压放电支路220导通，以对闪存器件中输出的负压Vneg提供放电回路，保证闪存器件存储数据的安全。

作为一个示例，如图4所示，掉电检测模块，具体可以包括：比较器Comp；

比较器Comp的正相输入端连接掉电阈值电压Vth，比较器Comp的反相输入端连接系统电压Vcc，比较器Comp的输出端连接触发器212的第一输入端。

可以理解的是，当掉电阈值电压Vth大于系统电压Vcc时，说明闪存器件掉电，则比较器Comp输出高电平作为掉电触发信号Spl至触发器212，以控制触发器212触发负压放电支路220导通；反之，当掉电阈值电压Vth小于或等于系统电压Vcc时，说明闪存器件未发生掉电，比较器Comp输出为低电平，负压放电支路220维持在断开状态。

在实际应用中，可以根据具体需要对掉电阈值电压Vth的具体数值进行设定，作为一个示例，为了保证足够的负压Vneg放电时间，掉电阈值电压Vth可以设置为大于零且小于正常系统电压。例如，当正常系统电压为3.8V时，可以将掉电阈值电压Vth设置为2V。

还需要说明的是，闪存器件经擦除指示输出端EI输出擦除指示Se以控制其处于擦除过程。则，为了避免在闪存器件掉电时擦除过程中输出的负压Vneg对存储数据的影响，触发器212的两个输入端分别连接掉电检测模块211的输出端和闪存器件的擦除指示输出端EI，当触发器212同时接收到掉电触发信号Spl和擦除指示Se时，发送放电触发信号Sdisc至负压放电支路220控制其导通，以对负压Vneg进行放电。在一些可能的设计中，触发器212还可以在接收到掉电触发信号Spl时，即发送放电触发信号Sdisc至负压放电支路220。

在本申请实施例一些可能的实现方式中，触发器212具体可以为D触发器。触发器的第一输入端为D触发器的时钟信号输入端，触发器的第二输入端为D触发器的D端，触发器的输出端为D触发器的Q端。

即，D触发器212的时钟信号输入端连接掉电检测模块221以接收其输出的掉电触发信号Spl；D触发器212的D端连接闪存器件的擦除指示输出端EI，以接收闪存器件输出擦除指示Se；D触发器212的Q端连接负压放电支路220的控制端，以输出发送放电触发信号Sdisc至负压放电支路220使其导通。具体可以参照图4所示。

可以理解的是，掉电触发信号Spl和擦除指示Se均为高电平，根据D触发器的工作原理可知，在接收到高电平的掉电触发信号Spl和擦除指示Se时，D触发器212的Q端输出高电平(即放电触发信号Sdisc)控制负压放电支路220导通。

下面对负压放电支路的具体结构进行举例说明。

参见图5，该图为本申请实施例提供的另一种掉电保护电路的结构示意图。相较于图2，该图提供了一种更加具体的掉电保护电路。

在本申请实施例一些可能的实现方式中，负压放电支路，具体可以包括：开关模块221；

开关模块221的第一端连接闪存器件的负压输出端Nout，开关模块221的第二端接地GND，开关模块221的控制端连接保护触发支路210的第二端；

开关模块221在接收到放电触发信号Sdisc时导通。

可以理解的是，开关模块221在接收到放电触发信号Sdisc时导通，即导通闪存器件的负压输出端Nout和地GND之间的放电回路，使得负压输出端Nout输出的负压Vneg向地GND放电，实现了对负压Vneg的快速放电，能够使得负压Vneg快速到达安全范围内，提高了对负压Vneg的放电速度，避免了残留负压对闪存器件存储数据的影响。

作为一个示例，如图6所示，开关模块具体可以包括：第一NMOS管NM1和电平转换器LS；

第一NMOS管NM1的栅极经电平转换器LS连接保护触发支路210的第二端，第一NMOS管NM1的漏极接地GND，第一NMOS管NM1的源极连接闪存器件的负压输出端Nout；

电平转换器LS的第一输入端连接闪存器件的内部电源Vdd，电平转换器LS的第二输入端连接闪存器件的负压输出端Nout，电平转换器LS的控制端连接保护触发支路210的第二端；

电平转换器LS，具体用于当接收到放电触发信号Sdisc时，基于内部电源Vdd输出第一控制信号至第一NMOS管NM1，以使第一NMOS管NM1导通；当未接收到放电触发信号Sdisc时，基于闪存器件的负压输出端Nout输出第二控制信号至第一NMOS管NM1，以使第一NMOS管NM1关断。

需要说明的是，由于第一NMOS管NM1的源极连接的负压输出端Nout为负电压，则为了保证第一NMOS管NM1在未接收到放电触发信号Sdisc时关断，则需要使得第一NMOS管NM1的栅极电压在未接收到放电触发信号Sdisc时小于或等于负压输出端Nout电压，而保护触发支路210在未发送放电触发信号Sdisc时其输出的低电平一般不小于零。因此，在本申请实施例中，需要利用电平转换器LS将保护触发支路210输出的低电平转换为小于或等于负压输出端Nout电压的负电压，以维持第一NMOS管NM1关断。

在一个例子中，电平转换器LS具体可以在接收到放电触发信号Sdisc时，输出内部电源Vdd作为第一控制信号控制第一NMOS管NM1导通；在未接收到放电触发信号Sdisc时，输出负压Vneg作为第而控制信号控制第一NMOS管NM1关断。

在实际应用中，可以利用任意一种电平转换方法及结构以实现电平转换器LS的功能，这里不进行限定。

这里还需要说明的是，由于第一NMOS管NM1的源极和栅极分别连接至负压Vneg和电平转换器LS，第一NMOS管NM1的源极和栅极之间的压差最大可以达到电平转换器LS的高电平输出电压和负压Vneg之间的电压差，例如内部电源Vdd和负压Vneg之间的电压差。然而，在实际应用中，第一NMOS管NM1的耐压可能无法承受电平转换器LS的高电平输出电压和负压Vneg之间的电压差，导致器件损坏。为此，在本申请实施例一些可能的实现方式中，可以将第一NMOS管NM1的源极(即负压放电支路220)连接在负压Vneg和内部电源Vdd之间的分压网络上，以减小第一NMOS管NM1源极上的负压，使得第一NMOS管NM1的源极和栅极之间的压差在其耐压范围之内，保证器件安全。并且，由于在实际应用中一般无需将负压Vneg放电至零即可保证闪存器件的安全，将第一NMOS管NM1的源极连接在负压Vneg和内部电源Vdd之间的分压网络上，仍然可以保证闪存器件存储数据的安全。

具体的，参见图7所示，闪存器件的内部电源Vdd和闪存器件的负压输出端Nout之间连接有分压网络；该分压网络包括至少两个串联的分压模块：第一分压模块121和第二分压模块122；

第一分压模块121的第一端连接内部电源Vdd，第一分压模块121的第二端经第二分压模块122连接闪存器件的负压输出端Nout；

负压放电支路220连接在第一分压模块121和第二分压模块122之间。

在本申请实施例中，利用分压网络对内部电源Vdd和负压Vneg之间的电压差进行分压，负压放电支路220连接在第一分压模块121和第二分压模块122之间，即减小了输出至负压放电支路220的负压，能够保证负压放电支路220中器件的安全。

在实际应用中，可以根据实际需要对该分压网络进行具体设定，例如，该分压网络可以包括多个串联的电阻。然而，发明人在研究中发现，当该分压网络包括多个串联的电阻时，对负压Vneg的放电速度较慢，无法保证掉电保护的效果。因此，在本申请实施例一些可能的实现方式中，可以将分压网络120设置为多个串联的NMOS管，利用NMOS管上的体二极管实现内部电源Vdd和负压Vneg之间的分压和对负压Vneg的放电。则，该分压网络包括的每个分压模块均可以包括一个NMOS管或者多个串联的NMOS管。在实际应用中，可以根据具体情况设定各个分压模块多包括的NMOS管数量，这里不进行限定。

这里需要说明的是，由于当负压放电支路220导通时，第二分压模块122中NMOS管体二极管上总的正偏电压为地GND和负压Vneg之间的电压差，体二极管上的正偏电压较大，也就使得对负压Vneg的放电电流较大，相应的增加了对负压Vneg的放电速度。在一个具体的例子中，当负压Vneg为-10V时，本申请实施例提供的掉电保护电路可以在2微秒内将负压Vneg放电至-5V，显著提高了负压的放电速度。

在一个具体的例子中，如图8所示，第一分压模块121至少包括两个串联的NMOS管，例如第二NMOS管NM2和第三NMOS管NM3；第二分压模块122包括一个NMOS管：第四NMOS管NM4；

第二NMOS管NM2的漏极和栅极连接内部电源Vdd，第二NMOS管NM2的源极连接第三NMOS管NM3的漏极和栅极；

第三NMOS管NM3的源极连接第四NMOS管NM4的漏极和栅极；

第四NMOS管NM4的漏极连接负压放电支路220，第四NMOS管NM4的源极连接闪存器件的负压输出端Nout。

可以理解的是，对于NMOS管来说，其体二极管的阳极连接NMOS管源极、阴极连接NMOS管漏极。则体二极管不仅可以实现对内部电源Vdd和负压Vneg之间的电压差的分压，还可以实现对负压Vneg的放电。需要说明的是，由于第二分压模块122包括一个NMOS管，即第四NMOS管NM4，在负压放电支路210导通时，负压Vneg和地GND之间的电压差作为第四NMOS管NM4上体二极管的正偏电压，使得负压Vneg以大电流放电，加快的放电速度。

图9举例示出了本申请具体实施例提供的一种掉电保护电路的电路拓扑。

在本申请实施例中，利用分压网络上串联的NMOS管的体二极管为闪存器件输出的负压放电，一方面可以避免负压放电支路上器件的损坏，另一方面还能够实现对闪存器件输出负压的大电流放电，提高放电速度，避免了闪存器件的数据损坏。

需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述，仅是本申请的较佳实施例而已，并非对本申请作任何形式上的限制。虽然本申请已以较佳实施例揭露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。