非易失性存储器的位线升压的制作方法

相关申请的交叉引用

本申请要求于2019年6月27日提交的美国非临时申请序列号16/454,468的优先权和权益。

本公开涉及存储器系统，并且具体地讲，涉及具有负字线电压的用于擦除操作的存储器方法和系统。

背景技术：

存储器设备通常被提供作为计算机或其他电子设备中的内部半导体集成电路。存在许多不同类型的存储器，包括随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)和闪存存储器。

闪存存储器设备已被开发为用于广泛范围的电子应用的普及非易失性存储器来源。非易失性存储器是可在不施加电力的情况下长时间保持其数据值的存储器。闪存存储器设备通常使用单晶体管存储器单元，该单晶体管存储器单元允许高存储器密度、高可靠性和低功耗。通过电荷存储结构(例如，浮栅或电荷陷阱)的编程(有时被称为写入)或其他物理现象(例如，相变或极化)，单元的阈值电压的变化确定每个单元的数据值。闪存存储器和其他非易失性存储器的常见用途包括个人计算机、个人数字助理(pda)、数字相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线电设备、移动电话和可移除存储器模块，并且非易失性存储器的用途继续扩展。

nand闪存存储器设备是一种常见类型的闪存存储器设备，因此被称为基本存储器单元配置被布置的逻辑形式。通常，nand闪存存储器设备的存储器单元阵列被布置成使得阵列的行的每个存储器单元的控制栅极连接在一起以形成接入线路，诸如字线。阵列的列包括在一对选择线(诸如源极选择线和漏极选择线)之间从源极到漏极串联连接在一起的存储器单元的串(通常被称为nand串)。

技术实现要素：

本公开整体涉及以下存储器系统和方法。

本公开所公开的实施方案的一个方面包括用于编程的非易失性存储器(例如，nand存储器)预充电方法，该方法包括：接收编程命令；将编程位线保持在低电压电平；接通连接到存储器单元的竖直串的选择栅极漏极；当选择栅极漏极处于高电平时，以恒定电流在第一预充电时间段内驱动禁止位线；将编程位线升压延迟第二预充电时间段，同时继续驱动禁止位线以考虑该禁止位线上的电阻电容(rc)延迟；以及在第二时间段结束时将编程位线升压到编程电压电平。

在本公开的一个方面，该方法包括：将编程位线升压延迟第二预充电时间段基于彼此相邻的编程位线和禁止位线的电容耦合来克服禁止位线中的rc延迟。

在本公开的一个方面，该方法包括：禁止位线和编程位线以电容方式耦合。

在本公开的一个方面，该方法包括：驱动禁止位线包括在禁止位线的近端处施加电压。

在本公开的一个方面，该方法包括：延迟编程位线升压包括感测禁止位线的远端处的电压电平。

在本公开的一个方面，该感测包括：在定位于位线的远端处的比较器处读取禁止位线的远端处的电压，以确定禁止位线的远端处的电压是否达到禁止电压电平。

在本公开的一个方面，该读取包括：改变禁止线的远端处的感测存储器单元的状态，该存储器单元在禁止位线的远端达到禁止电压时改变状态。

在本公开的一个方面，该读取包括改变连接到禁止位线的远端的相变存储器阵列的存储器单元中的相位。

在本公开的一个方面，该读取包括改变电阻存储器的存储器单元中的电阻，该电阻存储器在禁止电压电平下改变电阻状态。

本公开所公开的实施方案的一个方面包括nand存储器，该nand存储器具有：多个位线，该多个位线在相同层级上彼此相邻，该位线从第一端伸长到第二端；多个存储器串，该多个存储器串具有多个存储器单元并被布置成行和列的阵列，该多个存储器串连接到多个位线，其中多个位线中的一个位线限定该阵列中的列；多个字线，该多个字线连接到阵列中的行；位线驱动电路，该位线驱动电路连接到多个位线的第一端；感测电路，该感测电路连接到多个位线的第二端；和控制器电路，该控制器电路电连接到位线驱动电路和感测电路。

在本公开的一个方面，该控制器电路被配置为将多个位线中的编程位线保持在低电压电平。

在本公开的一个方面，该控制器电路被配置为将连接到多个存储器串中的串的选择栅极漏极接通到高电平。

在本公开的一个方面，当选择栅极漏极处于高电平时，该控制器电路被配置为以恒定电流在第一预充电时间段内驱动多个位线中的禁止位线。

在本公开的一个方面，该控制器电路被配置为将编程位线升压延迟第二预充电时间段，同时继续驱动禁止位线以考虑禁止位线和与禁止位线相邻的编程位线中的rc延迟。

在本公开的一个方面，该控制器电路被配置为在第二时间段结束时将编程位线升压到编程电压电平。

在本公开的一个方面，该控制器电路被配置为将编程位线升压延迟第二预充电时间段以基于彼此相邻的编程位线和禁止位线的电容耦合来克服禁止位线中的rc延迟。

在本公开的一个方面，该控制器电路被配置为将禁止位线和编程位线以电容方式耦合。

在本公开的一个方面，该控制器电路被配置为通过激活位线驱动电路来使位线驱动电路驱动禁止位线以在禁止位线的第一端处施加电压。

在本公开的一个方面，该感测电路感测禁止位线的第二端处的电压电平并且触发控制电路以驱动多个位线中的编程位线。

在本公开的一个方面，该感测电路包括比较器，该比较器用于确定禁止位线的第二端处的电压是否达到禁止电压电平，从而触发控制电路以驱动编程位线。

在本公开的一个方面，该感测电路包括处于禁止线的远端处的感测存储器单元，该感测存储器单元在禁止位线的第二端达到禁止电压时改变状态，并且该状态改变触发控制电路以驱动编程位线。

在本公开的一个方面，该感测存储器单元包括相变存储器单元，该相变存储器单元在第二端处的电压达到禁止电压时改变相位。

在本公开的一个方面，该感测存储器单元包括电阻存储器，该电阻存储器在禁止电压电平下改变电阻状态。

本公开的这些和其它方面在以下对实施方案、所附权利要求书和附图的详细描述中有所公开。

附图说明

并入本说明书中并且构成本说明书的一部分的附图示出了本发明的各个方面，并且与说明书一起用于解释其原理。在方便的情况下，相同的参考号将在整个附图中用来指代相同或相似的元件。

图1示出了用于在非易失性存储器中的编程操作期间对禁止位线充电的方法。

图2示出了根据本公开的一个方面的非易失性存储器的部分编程图。

图3是根据本公开的一个方面的非易失性存储器的部分编程图。

图4示出了根据本公开的一个方面的用于操作非易失性存储器的时序图。

图5a示出了根据本公开的一个方面的非易失性存储器的示意图。

图5b示出了根据本公开的一个方面的非易失性存储器的示意图。

图6示出了三维地布置成多个nand串的存储器单元块的电路示意图。

图7整体示出了根据本公开的一个方面的示例性存储器系统的框图。

图8整体示出了根据本公开的一个方面的包括多个存储器系统的示例性存储模块的框图。

图9整体示出了示例性分级存储系统的框图。

图10整体示出了根据本公开的一个方面的图7的存储器系统的控制器的部件的示例性配置的框图。

图11整体示出了根据本公开的一个方面的图7的存储器系统的存储器管芯的部件的示例性配置的框图。

具体实施方式

图1整体示出了用于非易失性存储器(例如，nand存储器设备)中的位线的编程时序图100。存储器设备中的位线彼此紧密相邻并且可表现出强电容耦合，特别是因为位线在各状态(例如，禁止状态和编程状态(例如，低电压状态(零伏)和高电压状态(例如，2.5伏)))之间交替。禁止位线101的状态被示出为其被充电以在通道中提供编程禁止状态。编程位线102的状态被示出为其在编程过程期间被保持在低状态。在编程时间段p5中，利用动态控制电流源将禁止位线101充电到例如其最终值的约90％的电平。这将提供恒定电流位线充电。在时间段p6，电流控制被移除并且禁止位线被充电到其禁止电平，例如，2.5伏或3.5伏。在时间段p7及以上，禁止位线在没有电流控制的情况下保持在禁止电压(vddsa)。存储器设备包括比较器电路，该比较器电路将禁止位线上的感测信号进行比较，直到其达到阈值，例如，vddsa的90％。在时间段p5期间对电流消耗的控制减少了来自电源的峰值电流消耗。其中形成有存储器设备的管芯在位线和其他电路中具有不同的rc延迟。

在本发明的方法中，在相邻位线之间存在电容效应，因为它们紧密定位在一起、水平对准并且具有相同的形状。对相邻位线充电会通过电容在另一位线上感应电荷。因此，一个位线上的电压可在另一位线上感应电压。这可用于通过控制相邻编程位线上的电荷来在所选禁止位线上感应位线升压。这可在编程操作中用于将禁止位线上的电荷升压到超过最终电压，例如，超过vddsa。在示例性实施方案中，与传统方法相比，这可通过感应超过最终值的电压来更快地将禁止位线充电到其禁止信号，并且更快地将位线充电到其远端。

位线的近端和远端分别连接到信号源电路和感测电路。信号源电路可将禁止位线连接到受控电流源和非电流限制信号源。禁止线的远端连接到感测电路以感测位线的远端处的信号电平。也就是说，在示例性实施方案中，位线的近端比位线的远端更靠近电荷连接。感测设备可连接到位线的近端。感测设备可连接到位线的近端和远端两者。本公开的各方面可在利用位线升压的编程中添加附加步骤，包括延迟位线升压模式和禁止位线的预充电检测。在示例中，该方法允许禁止通道和遥感电路在位线升压之前实现预充电电压(例如，vddsa)。这可减少编程干扰。

图2示出了在非易失性存储器(例如，nand)的编程操作期间的时序图200。计算的或理想的操作以实线示出，并且实际操作以虚线示出，其中差异部分地归因于相邻位线之间的电容效应和rc延迟。在编程时间段p4开始时，选择栅极晶体管201(sgd)转变成高选择状态。编程位线202保持为低。禁止位线203保持为低。通道程序204保持为低。禁止通道205也保持为低。

在时间段p5，禁止位线203被驱动为高，但电流受限，如关于图1所讨论的。顶部线示出了理想状态。下部线表示禁止位线203上的信号的实际值。该差异可至少部分地归因于禁止位线203上的rc延迟。rc延迟是由于禁止位线203和编程位线202之间的电容链接而引起的显著值。

在时间段p6，禁止位线203上的信号理想地处于现在在没有电流限制的情况下对其充电的电平。然而，禁止位线203上的实际信号电平未被充电到关断电流限值的阈值。因此，禁止位线203的远端处的感测电路不关断充电电路的电流限制。因此，实际上，禁止位线203将在时间段p6和时间段p7之后继续充电。禁止位线信号值从未达到vddsa加上vbll的电平，例如，3.5伏。禁止通道电压信号从未达到升压值，例如，vddsa加上vbll。vbll是位线上的升压电压。

在时间段p7，编程位线202被驱动到vbll，其中禁止位线被浮置，这理想地应当将禁止位线上的信号电平升压到超过高状态。在p7结束时，编程位线电压被驱动回到零。编程通道203遵循编程位线202上的值。

在时序图200的图2的实施方案中，存储器设备实现该位线升压以将禁止位线电压升压为高于vddsa，并且因此改善编程干扰。然而，由于位线rc延迟，禁止通道205的上升速度比禁止位线被驱动的速度慢得多，并且因此禁止通道205上升到vddsa+vbll。在许多情况下，禁止通道205甚至未达到其高禁止电平，例如，vddsa。

图3示出了用于非易失性存储器(例如，nand设备)上的编程操作的时序图300。时序图300中所示的方法类似于时序图200，其中时间段p6’被添加在时间段p6和时间段p7之间。时序图300示出了使用本文所述的方法进行的理想操作、传统操作和改进操作。时间段p6’用于将位线升压从时间段p6的结束延迟到时间段p6'的结束。这使得禁止位线203有时间来充电到比传统操作更高的电平，并且至少部分地克服rc延迟效应。禁止位线203继续充电(例如，电流限制充电)，直到禁止位线203被确定为达到可发生非电流限制充电的电平。连接到禁止位线的电路可包括检测电路，以检测禁止位线203上的电荷电平。检测电路可包括在位线的远端处的比较器或状态改变电阻元件，以检测禁止位线203的末端处的信号电平。在检测电路确定禁止位线203处于该电平之后，然后时间段p6'结束，并且触发从编程位线202到禁止位线的位线升压。这使禁止通道205升高到该电平加上该升压。在示例中，可例如在现场测试设备，以确定将禁止位线203中的至少一个禁止位线充电到高禁止电平(例如，vddsa)所花费的附加时间段p6'。该延迟时间对于存储器结构的每个管芯和每个块是独立的。时间段p6'被设定为位线中的任一个位线的最差情况。

图4示出了用于非易失性存储器(例如，nand设备)上的编程操作的时序图400。时序图300中所示的方法类似于时序图300，其中时间段p6’被添加在时间段p6和时间段p7之间。时序图400示出了使用本文所述的方法进行的理想操作、传统操作和改进操作。时间段p6’用于将位线升压从时间段p6的结束延迟到时间段p6'的结束。这使得禁止位线203有时间来充电到比传统操作更高的电平，并且至少部分地克服rc延迟效应。连接到禁止位线的电路可包括检测电路，以检测禁止位线203上的电荷电平。检测电路可包括在位线的远端处的比较器或状态改变电阻元件，以检测禁止位线203的末端处的信号电平。在401处，检测电路检测到禁止位线的远端已达到vddsa的电平或vddsa的显著部分(例如，90％或更多)。在检测电路确定禁止位线203的远端处于该电平之后，然后时间段p6'结束，并且触发从编程位线202到禁止位线的位线升压。这使禁止通道205升高到该电平加上该升压。

在该实施方案中，在位线距驱动电路的远端处而不是在驱动器近端处检测禁止位线203信号。这可用于保证在禁止位线达到足够电平(例如，禁止位线上的足够电平，例如，远端处vddsa的至少90％)之后开始位线升压。该检测方法可保证远端处的禁止位线和禁止通道在禁止位线被浮置并且位线升压被触发之前上升到选择电压(例如，vddsa或vddsa的显著部分)。

图5a示出了nand存储器500的平面图，其中多个位线501、502从近端控制电路503竖直延伸。位线501、502交替，并且在编程操作期间，对于第一编程操作，位线501可以是编程位线并且位线502可以是禁止位线，并且然后位线501、502在第二编程操作期间分别切换为禁止和编程。控制电路503包括电源电路以将正信号驱动到位线501、502上。控制电路503可用于使位线501、502浮置。控制电路503可减小位线501、503的电压，例如，将位线接地到零伏。控制电路503可包括检测电路，例如，比较器，以检测位线501、502上的信号电平。控制电路503可包括电压发生器。字线水平地延伸并且与多个位线501、502交叉。

图5b示出了nand存储器500的平面图，其中多个位线501、502从近端控制电路503竖直延伸。然而，检测电路505从位线501、502的近端移动到了位线501、502的远端。位线501、502的远端处的检测电路505可给出位线501、502上的信号电平的真实读数。该结构可考虑位线501、502上的rc延迟。

图6示出了竖直存储器结构600，该竖直存储器结构可实现如本文所述的利用位线升压的编程。存储器结构600示出了从左到右间隔开的多个竖直取向的存储器串。位线分别连接到多个存储器串的顶部。nand串通常在每个端部处包括选择栅极(sg)晶体管。例如，漏极侧选择栅极(sgd)晶体管位于nand串的漏极端，并且源极侧选择栅极(sgs)晶体管位于nand串的相对源极端。图6整体示出了三维存储器电路600的示例性配置的电路示意图，该三维存储器电路可表示nand存储器设备中的块的至少一部分和/或具有作为nand存储器设备的一部分的物理构造或结构。在图6中，每个偏置元件被表示或描绘为晶体管或固态开关。此外，存储器单元被标记为mc，sgd晶体管被标记为sgdt，并且sgs晶体管被标记为sgst。在示例性存储器电路600中，每个通道元件组包括至多50单元，其中包括从第一存储器单元mc1延伸到第48存储器单元mc48的48个存储器单元、一个sgd晶体管sgdt和一个sgs晶体管sgst。其他通道元件组配置是可能的，包括那些包括一个或多个源极侧虚设单元、一个或多个漏极侧虚设单元、多于一个sgd晶体管和/或多于一个sgs晶体管的那些，如前所述。

根据图6中的通道元件组配置，存储器电路600包括50个控制栅极层，其中包括从第一字线层wll1延伸到第48字线层wll48的48个字线层、sgd层sgdl和sgs层sgsl。每个通道元件组中的第i个存储器单元mci设置在控制栅极层中的第i个字线层wlli中并且被配置为使其相应的控制栅极由该字线层偏置。例如，通道元件组ceg的第一存储器单元mc1设置在第一字线层wll1中并且被配置为使其控制栅极由该第一字线层偏置，第二存储器单元mc2设置在第二字线层wll2中并且被配置为使其控制栅极由该第二字线层偏置，并且通道元件组ceg的第48存储器单元mc48设置在第48字线层wll48中并且被配置为使其控制栅极由该字线层偏置。此外，通道元件组的sgd晶体管设置在sgd层sgdl中并配置为使其相应的控制栅极由该sgd层sgdl偏置，并且通道元件组的sgs晶体管设置在sgs层sgsl中并配置为使其相应的控制栅极由该sgs层sgsl偏置。

通道元件组ceg及其相关联的通道在存储器电路600中以x和y方向二维地布置，并且电连接到m个位线。在具体示例性配置中，通道元件组ceg及其相关联的通道根据通道布置被二维地布置，所述通道布置取决于连接到单个位线的p个通道元件组及其相关联的通道。换句话讲，每个位线bl被配置为电连接到p个通道元件组及其相关联的通道组成的唯一组，将相应的位线电压施加到该唯一组，和/或利用相应的位线(通道)电压将该唯一组偏置。可根据如本文所述的时序图和方法操作位线。驱动器电路可连接到位线bl的近侧，例如，在存储器电路600的左侧。在示例中，检测电路可连接到近侧。检测电路可连接到位线bl的远端，例如，存储器电路600的右侧。

单个字线层可包括多个字线单元组，使得设置在单个字线层中的存储器单元被组织、布置或设置为多个字线单元组(或串)。耦接到同一字线层但属于具有耦接到不同sgd线的sgd晶体管的通道元件组的存储器单元属于不同的字线单元组。在具体示例性配置中，耦接到单个字线层的字线单元组的数量等于块的sgd线的数量。此外，单个字线单元组的存储器单元的数量可等于m个位线bl1至blm的数量，使得字线单元组的每个存储器单元电连接到m个位线bl1至blm中的不同位线。

此外或另选地，存储器电路的存储器单元或存储器单元结构的存储器单元通常被配置为将数据存储为位或二进制数字，其中每个位具有逻辑“0”或逻辑“1”二进制值。单个存储器单元可被配置为存储单个位或多个位。单个存储器单元存储的一个位或多个位称为数据值。换句话讲，数据值是单个存储器单元存储的n位二进制值，其中n是该二进制值的位数，并且其中数字n为一或超过一。单个存储器单元可以存储的可能数据值的数量取决于它被配置为存储的n个位。具体地讲，单个存储器单元可存储的可能数据值的数量为2ⁿ。

存储器单元可称为单级单元或多级单元，具体取决于它们被配置为存储的位的数量。称为slc单元(或仅称slc)的单级单元是被配置为存储单个位数据或一个位数据的存储器单元。称为mlc单元(或仅称mlc)的多级单元是被配置为存储多个(即，两个或更多个)位数据的存储器单元。mlc单元可存储的位的示例性数量包括两个、三个或四个，但可能存在存储多于四个位的mlc单元。

在存储器电路600中的编程操作期间，传入数据通过位线(bl)从数据锁存器传输到nand存储器单元。存在两种类型的bl，表示数据“1”和“0”。对于数据“0”，对应于数据“0”的位线在编程期间被偏置到零伏。对应的存储器单元接收完整的编程电压(vpgm)，使得阈值电压(vt)增大。这些存储器单元上的电压电势为vpgm。对于数据“1”，对应于数据“1”的bl在编程期间被偏置为vddsa(例如，约3v)。该高偏置可关断漏极侧选择栅极晶体管(sgdt)，使得在未选wl(例如，vpass为约九伏)的进一步帮助下，整个通道被升压为远高于零伏(例如，约10v的vchannel)。因此，禁止了对应的存储器单元进一步编程。这些存储器单元上的电压电势为vpgm-vchannel。对存储器100进行编程包括三个阶段，即，预充电、编程和验证。在预充电期间，存在三个阶段。禁止位线的第一阶段(有时被称为程序5，p5)以恒定电流(例如，峰值电流控制)充电，直到达到充电目标(例如，vddsa的一部分，诸如vddsa的90％)。第二阶段(有时被称为程序6，p6)在没有电流控制的情况下进一步对禁止bl充电，直到最终目标(例如，vddsa的100％)。第三阶段(有时被称为程序7，p7)将禁止bl保持在vddsa处长达一定时间。

当对非易失性存储器进行编程(诸如，nand编程)时，在编程性能(例如，速度)和可靠性(例如，通道升压)之间进行权衡。为了允许适当的通道升压(例如，高vchannel)，禁止bl电压应该尽可能高。然而，禁止bl高电压(vddsa约3v)通过bl-bl电容耦合(rc延迟)强耦合到编程bl低电压(零伏)。因此，编程性能减慢，因为需要等待直到bl电压信号在每个编程脉冲中完全稳定。另一方面，为了通过使用较低禁止bl电压来实现较快bl充电速度，可能发生严重的可靠性问题，例如，禁止单元未被适当地禁止，这可能显示为较大的er状态上尾。这种权衡对于qlc(x4，每单元4位)技术尤其成问题，在该技术中，存储器设备针对特定wl组(通常为较高wl)需要超强升压以防止编程干扰，而存储器设备针对常规wl(通常为较低wl)也需要尽可能快。

在第一通道和第二通道周围形成的第一通道元件组ceg1和第二通道元件组ceg2均电连接到第i个位线bli。在实际具体实施中，块可包括数百个或数千个位线。块的通道和相关联的通道元件组的布置可确定哪些通道和通道元件组电连接到哪些位线。在块的多个通道和通道元件组中，通道和相关联的通道元件组的某些组合彼此电连接到同一位线，而通道和相关联的通道元件组的某些其他组合彼此电连接到不同位线。此外，给定的通道元件组可利用其相关联的通道和将相关联的通道与位线电连接的导电通孔电连接到给定的位线。

存储器结构600可操作在时序图200、300和400中示出的方法。存储器结构600的操作可在接收到编程命令时开始。作为编程位线的位线被保持在低电压电平。连接到存储器单元的竖直串的选择栅极漏极被接通。当选择栅极漏极处于高电平时，以恒定电流在第一预充电时间段内驱动禁止位线。这防止了存储器结构600中的过量电流消耗。将编程位线升压延迟第二预充电时间段，同时继续驱动禁止位线以考虑禁止位线上的电阻电容(rc)延迟。此后，在第二时间段结束时将编程位线升压到编程电压电平。可通过将编程位线驱动到正电压同时使禁止位线浮置来执行升压。

图7整体示出了示出存储器系统700的框图。存储器系统700可包括控制器702以及可包括一个或多个存储器管芯704或由这些存储器管芯组成的存储器。如本文所用，术语管芯指的是在单个半导体基板上形成的一组存储器单元以及用于管理这些存储器单元的物理操作的相关电路。控制器702可与主机系统交互，并且将用于读取、编程和擦除操作的命令序列传送到非存储器管芯704。

控制器702(其可以是闪存存储器控制器)可采用以下形式：例如，处理电路、微处理器或处理器以及计算机可读介质，该计算机可读介质存储可由(微)处理器、逻辑门、开关、专用集成电路(asic)、可编程逻辑控制器和嵌入式微控制器执行的计算机可读程序码(例如，软件或固件)。控制器702可配置有用以执行本文所述并且在时序图中整体示出的各种功能的硬件和/或固件。例如，控制器可控制非易失性存储器中的奇数字线和偶数字线上的擦除验证信号电平和软擦除信号电平。此外或另选地，示出为在控制器内部的一些部件也可被存储在控制器外部，并且可使用其他部件。此外或另选地，短语“操作地与…通信”可能意味着直接通信或通过一个或多个部件(其可在本文中整体示出或描述或者可不在本文中整体示出或描述)的间接(有线或无线)通信。

如本文所用，控制器702是管理存储在存储器管芯中的数据并且与主机(诸如计算机或电子设备)通信的设备。除了本文所述的特定功能之外，控制器702还可具有各种功能。例如，控制器702可格式化存储器管芯704以确保存储器管芯704正确操作、映射出不良的闪存存储器单元(例如，通过使用如本文所述的擦除验证操作)并且分配备用单元以供未来的故障单元替换。备用单元的一些部分可用于保持固件以操作控制器702并且实现其他特征。在操作中，当主机需要从存储器管芯704读取数据或将数据写入该存储器管芯时，主机将与控制器702通信。如果主机提供要向其读取/写入数据的逻辑地址，则控制器702可将从主机接收的逻辑地址转换为存储器管芯704中的物理地址。(或者，主机可以提供物理地址)。控制器702还可执行各种存储器管理功能，诸如但不限于损耗均衡(分配写入以避免损耗否则将被重复写入的特定存储器块)和垃圾收集(在块已满之后，仅将有效的数据页面移动到新块，因此该满块可被擦除并且重新使用)。控制器702还可控制如本文所述的擦除验证操作。存储器管芯704包括如本文所述的禁止位线和编程位线。

控制器702和非易失性存储器管芯704之间的接口可以是任何合适的接口，诸如闪存接口，包括被配置用于切换模式200、400、800、1000或更高的接口。对于一些示例性实施方案，存储器系统700可以是基于卡的系统，诸如安全数字(sd)或微型安全数字(微型sd)卡。在另选的示例性实施方案中，存储器系统700可以是嵌入式存储器系统的一部分。

在图7所示的示例中，存储器系统700整体被示出为包括控制器702和非易失性存储器管芯704之间的单个通道。然而，本文所述的主题不限于具有单个存储器通道的存储器系统。例如，在一些存储器系统中，诸如体现nand架构的那些存储器系统，根据控制器能力，在控制器702和存储器管芯704之间可存在2个、4个、8个或更多个通道。在本文描述的任何实施方案中，即使在附图中示出单个通道，在控制器和存储器管芯704之间也可存在多于单个通道。

图8示出了包括多个非易失性存储器系统700的存储模块800。因此，存储模块800可包括与主机和存储系统804交互的存储控制器802，该存储系统包括多个非易失性存储器系统700。存储控制器802和非易失性存储器系统400之间的接口可以是总线接口，作为示例，诸如串行高级技术附件(sata)、快速外围组件(pcie)接口、嵌入式多媒体卡(emmc)接口、sd接口或通用串行总线(usb)接口。在一个实施方案中，存储模块800可以是固态驱动器(ssd)，诸如存在于便携式计算设备(诸如膝上型电脑和平板电脑)和移动电话中。

图9是示出了分级存储系统910的框图。分级存储系统910可包括多个存储控制器802，每个存储控制器控制相应的存储系统804。主机系统912可经由总线接口访问分级存储系统910内的存储器。作为示例，示例性总线接口可包括非易失性存储器express(nvme)、以太网光纤信道(fcoe)接口、sd接口、usb接口、sata接口、pcie接口或emmc接口。在一个实施方案中，图9中所示的存储系统910可以是可由多个主计算机访问的可机架安装的大容量存储系统，诸如将存在于数据中心或需要大容量存储的其他位置中。

图10是更详细地示出控制器702的示例性部件的框图。控制器702可包括与主机交互的前端模块1008、与非易失性存储器管芯704交互的后端模块1010、以及执行非易失性存储器系统1000的各种功能的各种其他模块。一般来讲，模块可以是硬件或硬件和软件的组合。例如，每个模块可包括专用集成电路(asic)，现场可编程门阵列(fpga)，电路，数字逻辑电路，模拟电路，离散电路、门或任何其他类型的硬件的组合，或者其组合。除此之外或另选地，每个模块可包括存储器硬件，该存储器硬件包括可用处理器或处理器电路执行以实现模块的特征中的一个或多个的指令。当模块中的任一模块包括存储器的具有可用处理器执行的指令的部分时，该模块可包括或可不包括处理器。在一些示例中，每个模块可仅为存储器的包括可用处理器执行以实现对应模块的特征的指令的部分，而模块不包括任何其他硬件。由于每个模块都包括至少一些硬件，因此即使在所包括的硬件包括软件时，每个模块也可互换地称为硬件模块。

控制器702可包括缓冲区管理器/总线控制器模块714，该缓冲区管理器/总线控制器模块管理随机存取存储器(ram)716中的缓冲区并且控制用于在控制器702的内部通信总线737上进行通信的内部总线仲裁。只读存储器(rom)718可存储和/或访问系统启动码。在其他实施方案中，ram716和rom718中的一者或两者可位于控制器702内。在仍其他实施方案中，ram716和rom718的部分可位于控制器702内和控制器702外部。此外，在一些具体实施中，控制器702、ram716和rom718可位于单独的半导体管芯上。

此外或另选地，前端模块1008可包括提供与主机或下一级存储控制器的电接口的主机接口1020和物理层接口(phy)1022。主机接口1020类型的选择可取决于所使用的存储器的类型。主机接口1020的示例性类型可包括但不限于sata、sataexpress、sas、光纤通道、usb、pcie和nvme。主机接口1020通常可促进数据、控制信号和定时信号的传输。

后端模块1010可包括错误校正码(ecc)引擎或模块724，该ecc引擎或模块对从主机接收的数据字节进行编码，并且对从非易失性存储器管芯704读取的数据字节进行解码和错误校正。后端模块1010还可包括命令定序器726，该命令定序器生成要被传送到非易失性存储器管芯704的命令序列，诸如编程命令序列、读取命令序列和擦除命令序列。此外或另选地，后端模块710可包括raid(独立驱动器冗余阵列)模块728，该raid模块管理raid奇偶校验的生成和失败数据的恢复。raid奇偶校验可用作写入到非易失性存储器系统1000中的数据的完整性保护的附加级别。在一些情况下，raid模块728可以是ecc引擎724的一部分。存储器接口730向非易失性存储器管芯704提供命令序列，并且从非易失性存储器管芯704接收状态信息。要编程到非易失性存储器管芯704中和从该非易失性存储器管芯读取的数据可连同命令序列和状态信息通过存储器接口730来传达。在一个实施方案中，存储器接口730可以是双数据速率(ddr)接口和/或切换模式200、400、800或更高的接口。控制层732可控制后端模块710的整体操作。

图10中所示的非易失性存储器系统1000的附加模块可包括媒体管理层738，该媒体管理层执行特定存储器管理功能(诸如存储器管芯704的存储器单元的损耗均衡、地址管理)并且促进折叠操作。其他存储器管理功能也是可能的。非易失性存储器系统1000还可包括其他分立部件740，诸如外部电接口、外部ram、电阻器、电容器或可与控制器702交互的其他部件。在另选的实施方案中，raid模块728、媒体管理层738和缓冲区管理/总线控制器714中的一者或多者是控制器1002中可能不需要的任选部件。

图11是存储器管芯704的部件的示例性配置的更详细框图。存储器管芯704可包括存储器单元结构742，该存储器单元结构包括多个存储器单元，以其他方式或可互换地称为存储器元件。存储器单元是存储具有n位数据值的数据单元的元件或部件，其中n为一或超过一。任何合适类型的存储器可用于存储器单元结构742的存储器单元。作为示例，存储器可以是动态随机存取存储器(“dram”)或静态随机存取存储器(“sram”)、非易失性存储器(诸如电阻随机存取存储器(“reram”))、电可擦除可编程只读存储器(“eeprom”)、闪存存储器(也可被认为是eeprom的子集)、铁电随机存取存储器(“fram”)、磁阻随机存取存储器(“mram”)、相变存储器(“pcm”)或包括半导体材料或能够存储信息的其他材料的其他元件。每种类型的存储器可具有不同的配置。例如，闪存存储器可以nand配置或nor配置进行配置。

存储器可以任何组合由无源和/或有源元件形成。以非限制性示例的方式，无源半导体存储器元件包括reram设备元件，该reram设备元件在一些实施方案中包括电阻率切换存储元件(诸如反熔丝、相变材料等)以及任选地包括导引元件(诸如二极管等)。此外，以非限制性示例的方式，有源半导体存储器元件包括eeprom和闪存存储器设备元件，该eeprom和闪存存储器设备元件在一些实施方案中包括包含电荷存储区域的元件，诸如浮栅、导电纳米粒子或电荷存储介电材料。

多个存储器单元可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，nand配置中的闪存存储器设备(nand存储器)通常包含串联连接的存储器元件。nand存储器阵列可被配置为使得该阵列由多个单元组构成，其中属于同一单元组的存储器单元共享单个偏置线，诸如单个字线或单个位线，并且作为组被访问或偏置。另选地，存储器单元可被配置为使得每个元件均为单独可访问的，例如，nor存储器阵列。nand和nor存储器配置是示例性的，并且可以其他方式配置存储器单元。

形成存储器管芯的存储器单元结构742的多个存储器单元可位于基板内和/或基板上方。基板可以是存储器单元的层在其之上或之中形成的晶圆，或者它可以是在存储器单元形成后附接到存储器单元的承载基板。作为非限制性示例，基板可包括半导体和/或由半导体材料诸如硅制成。

此外，形成整个存储器单元结构742或存储器单元结构742的至少一部分的多个存储器单元可被布置成二维的或三维的。布置成二维的多个存储器单元被称为二维(2-d)存储器单元结构。布置成三维的多个存储器单元被称为三维(3-d)存储器单元结构。

在二维存储器单元结构中，存储器元件被布置在单个平面或单个存储器设备级中。通常，在二维存储器单元结构中，存储器单元被布置在基本上平行于支承存储器单元的基板的主表面延伸的平面中(例如，x-y方向平面中)。

在三维存储器单元结构中，存储器单元被布置成使得存储器单元占据多个平面或多个存储器设备级(例如，多个x-y方向平面)，从而形成三维结构(即x，y和z方向，其中z方向基本上垂直于基板的主表面并且x方向和y方向基本上平行于基板的主表面)。当被配置为三维存储器单元结构时，存储器单元向上或远离基板的主表面延伸。

作为非限制性示例，三维存储器结构可被垂直地布置为多个二维存储器设备级的堆叠。作为另一个非限制性示例，三维存储器阵列可被布置为多个垂直列(例如，基本上垂直于基板的主表面延伸的列，即，在z方向上)，其中在每一列中每一列均具有多个存储器单元。列可以二维配置布置，例如，在x-y平面中，产生存储器单元的三维布置，其中存储器单元位于多个垂直堆叠的存储器平面上。三维存储器单元的其他配置也可构成三维存储器阵列。

在至少一些示例性配置中，二维或三维存储器单元结构可以是有序排列(或仅称排列)的形式或被配置为有序排列。一种类型的排列是正交排列，它是包括行和列的类似矩阵结构。存储器单元被布置为行和列。在行和列的交叉处是存储器单元。然而，在其他配置中，存储器元件能够以非常规配置或非正交配置排列。

术语“顶部”和“底部”也用于指附图的部件通常在z方向上和/或沿z轴的相对定位。一般来讲，“底部”部件被定位或设置成在z方向上距位线blm更远，并且“顶部”部件被定位或设置成在z方向上更靠近位线。

虽然术语“上部”和“下部”、“上方”和“下方”以及“顶部”和“底部”用于描述非易失性存储器中的部件的相对位置，但它们不应被理解为限制部件的相对定位，因为存储器管芯或整个存储器系统可被取向为各种位置中的任一位置。

关于存储器设备的部件，其包括多个偏置元件和多个控制线。偏置元件是存储器的部件或单元，该存储器接收偏置、用偏置进行偏置和/或对偏置作出响应。与块的偏置元件结合使用的偏置是电压、电流、多个电压、多个电流、或者施加到偏置元件和/或由偏置元件接收以引起来自偏置元件的响应或将偏置元件配置为特定状态的至少一个电压和至少一个电流的组合。向偏置元件施加或提供偏置，或者在一个或多个层级上利用偏置来使偏置元件偏置，以引起响应或将偏置元件配置为特定状态以便执行存储器操作。

块的多个偏置元件可全部为单一类型或可各自为多种不同类型中的一种。不同类型的偏置元件可在块中执行不同的功能和/或可在存储器操作期间在不同层级上利用不同偏置来偏置。

一种类型的偏置元件为存储器单元。属于同一块的存储器单元被称为存储器单元块。其他类型的偏置元件也是可能的，具体取决于存储器技术。在nand技术中，其他类型的偏置元件可包括虚设单元、漏极选择栅极晶体管(称为sgd晶体管)和源极选择栅极晶体管(称为sgs晶体管)。至少对于nand技术，虚设单元是不存储来自主机的数据的存储器单元，并且虚设单元设置为与虚设字线层共面，该虚设字线层保护存储器单元和字线层不受某些边缘效应的影响。sgd晶体管和sgs晶体管可被配置为在特定时间和/或响应于某些偏置而被启用(接通)和被禁用或禁止(关断)或以其他方式被配置为导电状态和非导电状态，以允许执行存储器操作——例如，以允许将数据编程到存储器单元中、从存储器单元读取数据或擦除数据。除存储器单元、虚设单元，sgd晶体管和/或sgs晶体管之外或与它们同样的偏置元件类型也是可能的。

此外，块的控制线是块的导电结构、元件或部件，其向块的一个或多个偏置元件提供、施加或输出偏置的至少一部分(诸如单个电压或单个电流)和/或利用偏置的至少一部分将一个或多个偏置元件偏置。在至少一些示例性配置中，控制线用作接触线，因为其是物理延伸到并接触它偏置的一个或多个偏置元件的导电线，诸如通过接触和/或形成其偏置的偏置元件的电极或端子的至少一部分。字线可被偏置到高电平、浮置电平(无偏置)、零(接地)电平以用于擦除验证，其中奇数或偶数字线用于将该奇数或偶数字线中的所选字线驱动到负状态。

存储器设备中的块的控制线可被组织、布置、表征、划分或配置成多个不同类型的控制线。可通过它们用来将偏置元件偏置的方式将控制线组织成各个类型。例如，同一类型的控制线可按相同的方式将偏置元件偏置，诸如通过偏置元件的偏置类型和/或偏置元件的端子的相同类型。

对于nand技术，块的控制线可被组织成三种主要类型，包括控制栅极线、位线和源极线。位线(至少对于nand技术)是将位线电压施加到一个或多个偏置元件的一个或多个漏极端子(或仅称漏极)的控制线，和/或利用位线电压偏置一个或多个偏置元件的一个或多个漏极端子的控制线。在该上下文中，位线电压可另选地称为漏极电压，其中位线是将漏极电压施加到一个或多个偏置元件的一个或多个漏极端子的控制线。在具体示例性配置中，位线通过以下方式来偏置漏极端子：将其位线电压施加到一个或多个通道元件组和/或相关联的通道的一个或多个漏极端或漏极侧，和/或利用位线电压来偏置一个或多个通道元件组和/或相关联的通道的一个或多个漏极端或漏极侧。在这种情况下，位线电压可另选地称为漏极侧通道电压(或仅称漏极侧电压)。在本文中，除非另有明确描述，否则术语位线电压、漏极电压、漏极侧电压和漏极侧通道电压可互换使用，至少因为这些电压属于nand技术。下文将进一步详细描述通道元件组、通道及其漏极端。

源极线(至少对于nand技术)是将源极线电压施加到一个或多个偏置元件的一个或多个源极端子(或仅称源极)的控制线，和/或利用源极线电压偏置一个或多个偏置元件的一个或多个源极端子的控制线。在该上下文中，源极线电压可另选地被称为源极电压，其中源极线是将源极电压施加到一个或多个偏置元件的一个或多个源极端子的控制线。在具体示例性配置中，源极线通过以下方式来偏置源极端子：将其源极线电压施加到一个或多个通道元件组和/或相关联的通道的一个或多个源极端或源极侧，和/或利用源极线电压来偏置一个或多个通道元件组和/或相关联的通道的一个或多个源极端或源极侧。在这种情况下，源极线电压可另选地称为源极侧通道电压(或仅称源极侧电压)。在本文中，除非另有明确描述，否则术语源极线电压、源极电压、源极侧电压和源极侧通道电压可互换使用，至少因为这些电压属于nand技术。此外或另选地，块的源极线可另选地被称为单元源极线celsrc。下文将进一步详细描述通道元件组、通道及其源极端。

在至少一些示例性配置中，块的控制栅极线可被进一步组织、布置、表征、划分或配置为多个不同的控制栅极类型(或子类型)。具体地讲，控制栅极线可被进一步布置成它们偏置的偏置元件的类型，并且包括字线、虚设字线、漏极选择栅极线(称为sgd线)和源极选择栅极线(称为sgs线)。

字线是将字线电压(例如，高电平、擦除验证电平或低电平)施加到一个或多个存储器单元的一个或多个控制栅极的控制栅极线，和/或利用字线电压来将一个或多个存储器单元的一个或多个控制栅极偏置的控制栅极线。虚设字线是将虚设字线电压施加到一个或多个虚设单元的一个或多个控制栅极的控制栅极线，和/或利用虚设字线电压将一个或多个虚设单元的一个或多个控制栅极偏置的控制栅极线。漏极选择栅极线(称为sgd线)是将漏极选择栅极电压(称为sgd线电压)施加到一个或多个sgd晶体管的一个或多个控制栅极的控制栅极线，和/或利用sgd线电压将一个或多个sgd晶体管的一个或多个控制栅极偏置的控制栅极线。源极选择栅极线(称为sgs线)是将源极选择栅极电压(称为sgs线电压)施加到一个或多个sgs晶体管的一个或多个控制栅极的控制栅极线，和/或利用sgs线电压将一个或多个sgs晶体管的一个或多个控制栅极偏置的控制栅极线。

对于三维块的一些示例性配置，至少一种类型的控制线被实现或形成为多个层。例如，在至少一些3-dnand配置中，块的控制栅极线被实现或形成为层。一般来讲，层(换句话讲称为片或板)是在垂直于z方向的x-y方向上延伸的大致为平面的结构。层具有面向相反方向的相对的平坦表面。平坦表面中的一个为在z方向上远离基板402的顶部表面，并且其中的另一个为在z方向上朝向基板402的底部表面。

本文中，术语“线”和“层”(至少在它们用于指控制线时，除了下文进一步详细描述的sgd线之外)可互换使用或作为彼此的替代形式使用。例如，术语“控制栅极线”和“控制栅极层”可互换使用；术语“字线”和“字线层”可互换使用；术语“虚设字线”和“虚设字线层”可互换使用；并且术语“源选择栅极线”(或sgs线)和“源选择栅极层”(或sgs层)可互换使用。

此外，至少对于3-dnand技术的一些示例性配置，三维块包括叠堆。一般来讲，叠堆是设置在彼此顶部的多个层或一系列层。对于3-dnand，块的叠堆包括多个控制栅极层和多个介电层。至少当用叠堆的控制栅极层实现时，介电层是将一个控制栅极层与另一个控制栅极层电隔离的层。在叠堆中，控制栅极层和介电层以交替方式布置，因为当叠堆在z方向上远离基板延伸时，这些层在控制栅极层和介电层之间连续地交替。在这种情况下，三维块的叠堆是一系列交替设置的控制栅极层和介电层。

三维块的叠堆包括由层的侧表面和边缘限定的外表面和边缘，以及叠堆的最顶层的顶部表面和叠堆的最底层的底部表面。叠堆的外表面和边缘继而限定叠堆的外边界。三维块的偏置元件以三维方式布置在外边界内。在这种情况下，三维块的偏置元件被称为设置在叠堆中或叠堆内。

此外，至少对于一些示例性配置，三维块的偏置元件与控制栅极层共面(在x-y方向上)设置。具体地讲，偏置元件与它们被配置成由其偏置的控制栅极层共面。因此，被配置为由特定字线层偏置的存储器单元设置成与该特定字线层共面；被配置为由特定sgd层偏置的sgd晶体管设置成与该特定sgd层共面；被配置为由特定sgs层偏置的sgs晶体管设置成与该特定sgs层共面；并且被配置为由特定虚设字线层偏置的虚设单元设置成与该特定虚设字线层共面。

与给定的控制栅极层共面和/或被配置为由给定的控制栅极层偏置的偏置元件可称为设置在给定的控制栅极层中，位于给定的控制栅极层中，和/或耦接到给定的控制栅极层。例如，与给定的字线共面和/或被配置为由给定的字线偏置的存储器单元可称为设置在给定的控制字线层中，位于给定的字线层中，和/或耦接到给定的字线层。

此外，至少对于3-dnand技术的一些示例性配置，三维块包括多个通道。通道是在z方向上延伸穿过块的叠堆的细长结构，块的偏置元件在通道周围或围绕通道形成或设置。在通道周围或围绕通道设置或形成的偏置元件可至少部分地，并且在一些配置中完全包括或围绕该通道。

此外，至少对于3-dnand技术的一些示例性配置，块的偏置元件利用通道进行偏置。换句话讲，通道是块的用来将偏置元件偏置的结构。具体地讲，偏置元件的漏极端子和源极端子利用通道进行偏置。具有由给定通道偏置的源极端子和漏极端子的偏置元件耦接到该给定通道。

每个通道包括相应的漏极端子(或漏极侧)和相应的源极端(或源极侧)。通道在z方向上从其漏极端到其源极端朝向基板延伸穿过叠堆。块的位线电连接或耦接到通道的漏极端，并且块的源极线电连接或耦接到通道的源极端。在块中，位线将位线电压(或漏极电压或漏极侧电压或漏极侧通道电压)施加到与其耦接的一个或多个通道的一个或多个漏极端。源极线将源极线电压(或源极电压或源极侧电压或源极侧通道电压)施加到与其耦接的通道的源极端。

此外或另选地，如本文所用，通道元件组是在同一通道周围或围绕同一通道形成或设置的多个或一系列偏置元件。包括在给定通道周围或围绕给定通道设置或形成的偏置元件的给定通道和给定通道元件组被称为耦接到彼此和/或彼此相关联。此外，属于同一通道元件组的偏置元件被称为耦接到彼此。

对于至少一些示例性配置，通道元件组的偏置元件包括多个存储器单元、至少一个sgd晶体管和至少一个sgs晶体管。在具体示例性配置中，通道元素组还可包括一个或多个虚设单元。

通道元件组围绕其相关联的通道在z方向上延伸。类似于通道，通道元件组各自包括相应的漏极端(或漏极侧)和源极端(或源极侧)。通道在z方向上朝向基板从其漏极端延伸到其源极端。

通道元件组的漏极端电耦接到其相关联的通道的漏极端。因此，位线电连接或耦接到通道和相关联的通道元件组的漏极端。位线被配置为将位线电压(或漏极电压、漏极侧通道电压或漏极侧电压)施加到通道和相关联的通道元件组的与位线耦接的漏极端。换句话讲，位线电压(或漏极电压、漏极侧通道电压或漏极侧电压)是位线生成并且施加到通道的漏极端(或漏极侧)和/或通道元件组的漏极端(或漏极侧)的电压，位线电连接或耦接到该漏极端(或漏极侧)。在至少一些存储器操作期间，位线可通过以下方式来偏置一个或多个偏置元件的一个或多个漏极端子：将位线电压(或漏极电压、漏极侧通道电压或漏极侧电压)施加到一个或多个通道的一个或多个漏极端和/或一个或多个通道元件组的一个或多个漏极端，位线电连接或耦接到该一个或多个漏极端。换句话讲，在存储器操作期间，位线通过一个或多个通道的漏极端和/或一个或多个通道元件组的漏极端(位线耦接到该漏极端)利用位线电压(或漏极电压、漏极侧通道电压或漏极侧电压)来偏置一个或多个偏置元件的一个或多个漏极端子。

类似地，通道元件组的源极端电耦接到其相关联的通道的源极端。因此，源极线电连接或耦接到通道和相关联的通道元件组的源极端。源极线被配置为将源极线电压(或源极电压、源极侧通道电压或源极侧电压)施加到通道和相关联的通道元件组的与源极线耦接的源极端。换句话讲，源极线电压(或源极电压、源极侧通道电压或源极侧电压)是源极线生成并且施加到通道的源极端(或源极侧)和/或通道元件组的源极端(或源极侧)的电压，源极线电连接或耦接到该漏极端(或漏极侧)。在至少一些存储器操作期间，源极线可通过以下方式来偏置一个或多个偏置元件的一个或多个源极端子：将源极线电压(或源极电压、源极侧通道电压或源极侧电压)施加到一个或多个通道的一个或多个源极端和/或一个或多个通道元件组的一个或多个源极端，源极线电连接或耦接到该一个或多个源极端。换句话讲，在存储器操作期间，源极线通过一个或多个通道的源极端和/或一个或多个通道元件组的源极端(源极线耦接到该源极端)利用源极线电压(或源极电压、源极侧通道电压或源极侧电压)来偏置一个或多个偏置元件的一个或多个源极端子。

此外，通道元件组的偏置元件在同一通道周围或围绕同一通道沿z方向延伸。通道元件组的每个偏置元件设置成与块的多个控制栅极层中的一个共面。就这一点而言，块的每个控制栅极层被配置为将通道元件组的多个偏置元件中相应的一个的控制栅极偏置。

此外，对于至少一些示例性配置，块的通道元件组可具有相同数量的偏置元件，偏置元件类型的相同组合，以及每个偏置元件类型的相同数量的偏置元件。此外或另选地，相应偏置元件类型的偏置元件在z方向上远离基板延伸的偏置元件顺序在块的通道元件组之间是相同的。至少对于3-dnand技术的一些示例性配置，从最靠近基板开始并在z方向上远离基板移动的通道元件组的偏置元件的偏置元件顺序包括：一个或多个sgs晶体管，然后是一个或多个源极侧虚设单元，然后是多个存储器单元，然后是一个或多个漏极侧虚设单元，然后是一个或多个sgd晶体管。其他偏置元件顺序可以是可能的。

控制栅极层的控制栅极层顺序及其相应类型可匹配或对应于块的偏置元件顺序。因此，至少对于3-dnand技术的一些示例性配置，从最靠近基板开始并且在z方向上移动远离基板，块的多个控制栅极层的控制栅极层顺序包括：一个或多个sgs层，然后是一个或多个源极侧虚设字线层，然后是多个字线层，然后是一个或多个漏极侧虚设字线层，并且然后是一个或多个sgd层。

单个字线层可包括多个字线单元组，使得设置在单个字线层中的存储器单元被组织、布置或设置为多个字线单元组(或串)。耦接到同一字线层但属于具有耦接到不同sgd线的sgd晶体管的通道元件组的存储器单元属于不同的字线单元组。在具体示例性配置中，耦接到单个字线层的字线单元组的数量等于块的sgd线的数量。此外，单个字线单元组的存储器单元的数量可等于m个位线bl1至blm的数量，使得字线单元组的每个存储器单元电连接到m个位线bl1至blm中的不同位线。

此外或另选地，块的存储器单元或存储器单元结构的存储器单元通常被配置为将数据存储为位或二进制数字，其中每个位具有逻辑0或逻辑1二进制值。单个存储器单元可被配置为存储单个位或多个位。单个存储器单元存储的一个位或多个位称为数据值。换句话讲，数据值是单个存储器单元存储的n位二进制值，其中n是该二进制值的位数，并且其中数字n为一或超过一。单个存储器单元可存储的可能数据值的数量取决于它被配置为存储的n个位。具体地讲，单个存储器单元可存储的可能数据值的数量为2ⁿ。

存储器单元可被称为单级单元或多级单元，这取决于它们被配置用于存储的位的数量。被称为slc单元(或仅称为slc)的单级单元是被配置用于存储单个位数据或一个位数据的存储器单元。被称为mlc单元(或仅称为mlc)的多级单元是被配置用于存储多个(即，两个或更多个)位数据的存储器单元。mlc单元可存储的位的示例性数量包括2个、3个或4个，但可能存在存储多于4个位的mlc单元。

通常，存储器单元的某些集合被配置为存储相同数量的位。例如，属于同一字线单元组、属于同一块或属于同一存储器单元结构442的存储器单元被配置为存储相同数量的位。在这种情况下，给定集合的存储器单元(例如，同一字线单元组、同一块、同一存储器单元结构等的存储器单元)基于每单元位数来存储数据。给定集合的每个存储器单元为存储相同数量的每单元位。

此外，存储器单元结构442(包括存储器单元结构442的块和字线单元组)可将数据存储为页面。在本文中，页面是存储器单元的单个字线单元组存储的单个数据单元。单个字线单元组存储的页面的数量取决于该单个字线单元组的存储器单元被配置为存储的每单元位数。例如，slc单元的字线单元组被配置为存储单个页面或一个页面的数据；被配置为存储每单元两位的mlc单元的字线单元组被配置为存储两个页面的数据；并且被配置为存储每单元三位的mlc单元的字线单元组被配置为存储三个页面的数据。

至少对于nand存储器技术，nand存储器单元可被配置为根据多个不同存储方案中的一个来存储数据，其中每个存储方案与不同的每单元位数相关联或识别不同的每单元位数。在至少一些示例性配置中，一些nand存储器单元可根据一个存储方案存储数据，而其他nand存储器单元根据不同的存储方案存储数据。因此，位于不同存储器系统中，或在同一存储器系统中但在不同的管芯、平面、块、字线层或字线单元组中的两个不同的nand存储器单元集合可根据不同的存储方案来存储不同的每单元位数。为了举例说明，一个nand存储器单元集合可被配置为slc单元，并且另一个nand存储器单元集合可被配置为mlc单元。

存储器单元通过被配置为nand中的存储器状态来存储数据。如本文所用，存储器状态是标识存储器单元正在存储、可存储或预期将存储的数据的数据值的标识符。存储方案识别或定义可用来配置存储器单元的相关联的多个或一组存储器状态。每个存储器状态标识由存储方案识别或定义的多个数据值中的一个数据值，对应于该数据值和/或与该数据值相关联。因此，被配置为给定存储器状态的存储器单元正在存储对应于该给定存储器状态的数据值。存储器单元可通过被配置成不同的存储器状态来存储不同的数据值。

对于给定的存储方案，存储器状态包括擦除状态以及一个或多个编程状态。擦除状态是当存储器单元在被擦除时配置的存储器状态。对于至少一些示例性配置，擦除状态是存储器单元集合中的全部存储器在用以对该集合中的至少一些存储器单元进行编程的编程操作开始时所述的存储器状态。编程状态是存储器单元在经受编程操作时所处的存储器状态。在给定时间点，存储器单元可处于擦除状态或处于编程状态中的一个。

此外，如本文所述的存储器可包括功率控制电路，该功率控制电路被配置为生成控制线电压(包括电压脉冲)并且将其提供给存储器单元结构的控制线。控制线电压包括提供给控制栅极层的控制栅极线电压、提供给位线的位线电压，以及提供给供给管线的供电电压。控制栅极线电压包括提供给字线的字线电压、提供给sgd线的漏极选择栅极线电压(sgd线电压)以及提供给sgs线的源极选择栅极线电压(sgs线电压)。功率控制电路还被配置为生成和/或提供除控制线电压之外的电压，包括可提供给存储器单元结构、读取/写入电路、感测块和/或存储器管芯404上的其他电路部件的其他电压。

功率控制电路可包括各种电路拓扑结构或电路配置中的任一种，以生成和/或提供适当电平下的电压，从而执行存储器操作(包括读取、编程/写入、感测、验证和擦除操作)，诸如驱动器电路、电流源、电荷泵、参考电压发生器、调节器和脉冲生成电路或者它们的各种组合中的任一种。用于产生电压的其他类型的电路可为可能的。此外，功率控制电路可与控制逻辑电路、读取/写入电路和/或感测块通信和/或由其控制，以便以适当的电平并且在适当的时间提供电压以执行存储器操作。

在读取操作期间，功率控制电路可将字线偏置在读取阈值电压电平vr，以便读取存储器单元正在存储的数据的数据值。对于不同的操作条件(包括不同的处理条件、不同的编程/擦除循环、不同的保持时间、不同的温度、不同的干扰条件或它们的组合)，给定存储器状态的阈值电压电平vr可具有不同的最佳值。对于给定存储方案，存储器系统在控制器侧和/或在存储器管芯侧可维持数据结构(诸如表格)，该数据结构识别用于功率控制电路的一组或多组读取阈值电平，以用于在读取操作期间偏置字线。数据结构可包括多组读取阈值电平；每组对应于存储器管芯404的不同区域。

存储器系统400可被配置为执行读取阈值校准过程，该读取阈值校准过程将数据结构中所维持的一组或多组读取阈值电平更新或修正为对应于操作条件变化的更优值。在本文所述的各种实施方案中，存储器系统400执行的读取阈值校准过程可基于根据从存储器管芯404读取的数据确定的误码率(ber)。从存储器管芯404读取以执行校准的数据可响应于主机读取请求来执行。此外或另选地，作为示例，校准可以是连续过程，诸如在接收到主机读取请求时连续执行的过程，而不是由特定度量(诸如编程/擦除循环计数)触发的离散后台过程。而且，校准过程可利用读取/写入电路基于页面(例如，下部、中间、上部)读取数据的方式，以便确定阈值电压分布曲线在其上延伸的阈值电压范围上的电压仓以及那些仓的ber。基于所确定的ber，存储器系统400可确定在哪个方向上偏移读取电压电平(增大或减小)以及偏移多少。

更详细地讲，读取/写入电路可执行读取操作以从存储器管芯404读取一个或多个数据页面，为此，读取/写入电路可根据页面类型以一系列阶段来执行读取操作。例如，为了从被配置为存储每单元两位的mlc单元的页面读取数据，读取/写入电路可首先在第一阶段中读取下部页面，并且然后在第二阶段中读取上部页面。又如，为了从被配置为存储每单元三位的mlc单元的页面读取数据，读取/写入电路可首先在第一阶段中读取下部页面，然后在第二阶段中读取中间页面，并且然后在第三阶段中读取上部页面。

为了读取给定页面，感测块的感测电路(其耦接到存储该页面的存储器单元)执行预定数量的感测操作，每个感测操作使耦接到存储器单元的字线偏置在读取阈值电压电平vr中的相关联电平处。对于slc存储方案，功率控制电路利用与编程状态a相关联的阈值电压vra来偏置字线，并且感测电路执行单个感测操作。响应于该感测操作，感测电路在存储逻辑1值时识别擦除状态er中的那些slc单元，并且在存储逻辑0值时识别存储器状态a中的那些slc单元。擦除验证可使用本文所述的字线充电方法。

对于mlc存储方案，为了读取给定页面，耦接到存储该页面的存储器单元的感测电路执行多个感测操作，诸如两个、三个或四个感测操作，每个感测操作使字线偏置在读取阈值电压电平vr中的不同电平处。所施加的读取阈值电平vr取决于mlc单元正存储的每单元位数、正在读取的页面以及正在执行的感测操作数。在一个示例性每单元三位mlc存储方案中，为了读取下部页面，感测电路执行两个感测操作，包括第一感测操作和第二感测操作，其中第一感测操作使字线偏置在与存储器状态a相关联的读取阈值电平vra处，第二感测操作使字线偏置在与存储器状态e相关联的读取阈值电平vre处。在第一感测操作和第二感测操作期间施加读取阈值电压电平vra和vre。

本公开包括用于位线升压的方法和系统，其考虑了实际操作。位线可被升压以将禁止通道充电为超过vdds，这在常规禁止方案下可能不会达到vddsa电平。通过浮置禁止位线并且然后使用其与相邻编程位线的电容链接，将禁止位线升压到超过其禁止值，该相邻编程位线被升压到大于零的电压(例如，vbbl(有时为一伏))。本公开的一个方面包括在位线的远端处的检测电路，使得禁止位线在切换到浮置状态并且通过电容耦合升压之前达到至少其非电流限制状态。本公开的另一方面是延长禁止位线被升压的时间段，使得升压时间段(p7)之前的充电时间段(p6)被延长以允许禁止位线的远端在施加位线升压之前达到高状态(例如，更接近vddsa)。这可有助于位线的远端在施加位线升压之前达到高状态。

与大多数半导体设备一样，存储器设备的大小继续缩小，以使每个芯片封装更多电路。在存储器设备中，可存在许多彼此相邻的相同大小的导电路径，这些导电路径不断地移动得更靠近在一起。这导致沿着导电路径(例如，位线)之一的信号延迟更大，这是由于各导电路径之间的电容，即，c＝(ε*a)/d，其中c是单位为法拉的电容，ε是电介质的电容率，a是板重叠的面积，并且d是各板之间的距离。随着电容效应增加，rc延迟也可增加。这对于位线而言是正确的，因为它们通常在x方向上彼此紧密相邻地对准并且在x方向和y方向上具有相同的尺寸(参见图6)。此外，非易失性存储器中的位线彼此分开小于50nm，并且可在约25nm-30nm的范围内。这增加了相邻位线之间的电容效应。这增加了本发明的方法和系统在等待位线的远端达到期望电压之后使用其与相邻位线的电容耦合来将所选(禁止)位线升压到更高电压电平的能力。

预期将前面的详细描述理解为本发明可以采用的选定形式的说明，而不是作为本发明的定义。预期只有以下权利要求(包括所有等同物)限定要求保护的发明的范围。最后，应当指出的是，本文所述的任何优选实施方案的任何方面均可单独使用或彼此组合使用。