实施精确占空比控制的双数据速率电路和数据生成方法与流程

本申请是申请日为2019年5月5日、申请号为201980000798.0、名称为“实施精确占空比控制的双数据速率电路和数据生成方法”的申请的分案申请。

本发明涉及高速数据处理，并且具体涉及实施精确占空比控制的双数据速率电路和数据生成方法。

背景技术：

双数据速率(ddr)系统在时钟信号的上升沿和下降沿都传输数据。因此，来自ddr电路的输出数据与时钟信号的上升沿和下降沿对齐，并且因此，时钟信号的占空比对输出数据的数据窗口具有直接影响，并且50％占空比、低抖动的时钟对于优化输出数据的计时性能是至关重要的。

在常规技术中，由于用于选择输出数据的不平衡的上拉和下拉驱动强度，常规ddr电路常常遭受输出数据的不良占空比。

因此，出现了对于实施精确占空比控制的双数据速率电路和数据生成方法的需求，以满足计时要求、减少数据偏斜、降低错误率并且增强系统性能。

技术实现要素：

在本发明的一个实施例中，提供了一种双数据速率电路，其包括：时钟发生器、时钟分频器和复用器。所述时钟发生器被用于接收源时钟信号以生成一对互补时钟信号。所述时钟分频器被耦合到所述时钟发生器，并且被用于仅使用所述一对互补时钟信号的单边沿转换来生成四个多相时钟信号。所述四个多相时钟信号连续异相90°。所述复用器被耦合到所述时钟分频器，并且被用于通过分别在所述四个多相时钟信号中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择多个数据位中的每个数据位并且输出每个选定的数据位作为输出数据流，来将所述多个数据位复用到所述输出数据流中。

在本发明的另一实施例中，公开了一种由双数据速率电路采用的数据生成方法，所述双数据速率电路包括时钟发生器、时钟分频器和复用器。所述数据生成方法包括：所述时钟发生器接收源时钟信号以生成一对互补时钟信号；所述时钟分频器仅使用所述一对互补时钟信号的单边沿转换来生成四个多相时钟信号，所述四个多相时钟信号彼此异相90°；并且所述复用器通过分别在所述四个多相时钟信号中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择多个数据位中的每个数据位并且输出每个选定的数据位作为输出数据流，来将所述多个数据位复用到所述输出数据流中。

在阅读了在各个附图和图中所图示的优选实施例的以下详细描述之后，本发明的这些和其他目的无疑对于本领域普通技术人员而言将变得显而易见。

附图说明

并入本文并且形成说明书的一部分的附图图示了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理并且使相关领域的技术人员能够完成和使用本公开。

图1是根据本发明的实施例的双数据速率电路的框图。

图2是图1中的ddr电路的时序图。

图3是图1中的时钟发生器的框图。

图4是图1中的时钟分频器的框图。

图5是图1中的复用器的框图。

图6和图7分别是图5中的复用器的匹配的3输入nand门和匹配的4输入nand门的示意图。

图8是由图1中的双数据速率电路采用的数据生成方法的流程图。

图9和图10分别示出了对图1中的ddr电路和常规存储器控制器两者的模拟。

具体实施方式

图1是根据本发明的实施例的双数据速率(ddr)电路1的框图，所述双数据速率电路包括时钟发生器10、时钟分频器12和复用器14。时钟发生器10被耦合到时钟分频器12，并且然后被耦合到复用器14。双数据速率电路1可以从基带电路接收4个数据位dr0、df0、dr1、df1，并且从外部时钟源接收源时钟信号cks，并且将数据位dr0、df0、dr1、df1以源时钟信号cks的两倍时钟速率复用到一个数据流dq中。具体地，对数据位dr0、df0、dr1、df1中的每个数据位的复用的开始和结束分别由等量的信号边沿来控制，由此减少或消除在复用的开始与结束之间由于不平衡的上拉和下拉驱动强度和/或过程变化而引起的计时不匹配。双数据速率电路1可以是将输出数据流dq传输到ddr存储器的ddr存储器控制器。所述外部时钟源指代双数据速率电路1外部的时钟发生器，并且可以是晶体振荡器电路。

更具体地，时钟发生器10可以接收源时钟信号cks以生成一对互补时钟信号ck、ckc。所述一对互补时钟信号ck、ckc相对于彼此具有大约180°的相位差，并且相对于源时钟信号cks具有基本相等的计时延迟。特别地，时钟发生器10可以采用串联耦合的偶数个反相器来生成互补时钟信号ck，并且采用串联耦合的奇数个反相器来生成互补时钟信号ckc。偶数个反相器的扇出(fan-out)的总和以及奇数个反相器的扇出的总和被配置为基本相同，以确保所述一对互补时钟信号ck、ckc的基本相等的计时延迟。

时钟分频器12可以仅使用所述一对互补时钟信号ck、ckc的单边沿转换来生成四个多相时钟信号cksel_l0、cksel_l1、cksel_u0、cksel_u1。四个多相时钟信号cksel_l0、cksel_l1、cksel_u0、cksel_u1连续异相90°。单边沿转换可以是所述一对互补时钟信号ck、ckc的上升沿或下降沿。

复用器14可以通过分别在四个多相时钟信号cksel_l0、cksel_l1、cksel_u0、cksel_u1中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择数据位dr0、df0、dr1、df1中的每个数据位并且将每个选定的数据位作为输出数据流dq输出，来将数据位dr0、df0、dr1、df1复用到输出数据流dq中。例如，复用器14可以在四个多相时钟信号cksel_l0、cksel_l1、cksel_u0、cksel_u1中的第一多相时钟信号cksel_l0的第一边沿转换时选择数据位dr0、df0、dr1、df1中的第一数据位dr0作为输出数据流dq，并且在四个多相时钟信号cksel_l0、cksel_l1、cksel_u0、cksel_u1中的第二多相时钟信号cksel_l1的第二边沿转换时取消选择数据位dr0、df0、dr1、df1中的第一数据位dr0作为输出数据流dq。第一多相时钟信号cksel_l0和第二多相时钟信号cksel_l1异相90°。所述第一边沿转换和所述第二边沿转换可以是相反的时钟边沿。例如，所述第一边沿转换可以是上升沿，而所述第二边沿转换可以是下降沿。可以使用多相时钟信号cksel_l0、cksel_l1、cksel_u0、cksel_u1中的两个多相时钟信号的其他组合，基于相同的原理来选择和/或取消选择其他三个数据位df0、dr1、df1，其中，两个多相时钟信号也是异相90°的。

图2是ddr电路1的时序图，其包括：源时钟信号cks；互补时钟信号ck、ckc；多相时钟信号cksel_l0、cksel_l1、cksel_u0、cksel_u1；以及输出数据流dq。源时钟信号cks被用于生成具有基本相同延迟的一对互补时钟信号ck、ckc。接下来，互补时钟信号ck被用于使用互补时钟信号ck的上升沿来生成多相时钟信号cksel_l1、cksel_u1，并且同样地，互补时钟信号ckc被用于使用互补时钟信号ckc的上升沿来生成多相时钟信号cksel_l0、cksel_u0。由于仅使用上升沿，因此减小或最小化了在多相时钟信号cksel_l0、cksel_l1、cksel_u0、cksel_u1中的任意两个多相时钟信号之间的计时偏斜。然后，多相时钟信号cksel_l0、cksel_l1、cksel_u0、cksel_u1被用于复用所述数据位dr0、df0、dr1、df1。具体地，可以从四个多相时钟信号cksel_l0、cksel_l1、cksel_u0、cksel_u1中选择四对多相时钟信号，以将数据位dr0、df0、dr1、df1分别组合到输出数据流dq中，并且每对多相时钟信号异相90°。例如，当一对多相时钟信号cksel_l0、cksel_l1都处于逻辑状态“高”时，可以选择数据位dr0作为输出数据流dq的输出数据位q0；否则，可以取消选择数据位dr0。因此，对数据位dr0的选择由多相时钟信号cksel_l1的上升沿触发，并且对数据位dr0的取消选择由多相时钟信号cksel_l0的下降沿触发。以相同的方式，可以顺序地选择数据位df0、dr1、df1作为输出数据流dq的输出数据位q1、q2、q3。

因此，在输出数据流dq中的输出数据位的开始依赖于在四个多相时钟信号cksel_l0、cksel_l1、cksel_u0、cksel_u1中的第一多相时钟信号的一个上升沿，而在输出数据流dq中的输出数据位的结束依赖于在四个多相时钟信号cksel_l0、cksel_l1、cksel_u0、cksel_u1中的第二多相时钟信号的一个下降沿，并且因此，所述输出数据位的开始和结束由基本相等的驱动强度来驱动，并且能够减少或消除在开始与结束延迟之间的任何计时变化以及由于过程变化而引起的任何不匹配，由此生成具有增强的占空比控制的输出数据流dq。

双数据速率电路1采用匹配的电路部件来将输出数据流dq的占空比进一步控制为大约50％。更具体地，时钟发生器10、时钟分频器12和复用器14都采用匹配的结构，并且将在下文详细说明。

图3是图1中的时钟发生器10的框图。时钟发生器10包括反相器300、302、320、322、324。反相器300、302被串联耦合以形成第一时钟路径，并且接收源时钟信号cks以生成互补时钟信号ck。类似地，反相器320、322、324被串联耦合以形成第二时钟路径，并且接收源时钟信号cks以生成互补时钟信号ckc。反相器300的扇出等于反相器320和322的扇出的总和，并且能够由等式eq(1)表示。

fo(反相器300)＝fo(反相器320)+fo(反相器322)eq(1)

其中，fo()是反相器的扇出。

由于所述第一时钟路径和所述第二时钟路径上的反相器的扇出的总和是匹配的，因此互补时钟信号ck、ckc的计时延迟基本相等。该电路配置确保了低的或者无计时偏斜，同时在互补时钟信号ck、ckc之间提供180°的相位差。

图4是图1中的时钟分频器12的框图。时钟分频器12包括第一对交叉耦合的触发器(flip-flop)和第二对交叉耦合的触发器。所述第一对交叉耦合的触发器包括触发器40a和触发器40b，其彼此交叉耦合并且接收互补时钟信号ck以通过在互补时钟信号ck的每个上升沿时切换多相时钟信号cksel_l1、cksel_u1来生成多相时钟信号cksel_l1、cksel_u1。类似地，所述第二对交叉耦合的触发器包括触发器40c和触发器40d，其彼此交叉耦合并且接收互补时钟信号ckc以通过在互补时钟信号ckc的每个上升沿时切换多相时钟信号cksel_l0、cksel_u0来生成多相时钟信号cksel_l0、cksel_u0。多相时钟信号cksel_l1、cksel_u1的相位相反，并且多相时钟信号cksel_l0、cksel_u0的相位相反。

图5是图1中的复用器14的框图。复用器14包括四个3输入nand门50a至50d以及与所述四个3输入nand门耦合的4输入nand门52。四个3输入nand门50a至50d中的每个被配置为接收数据位dr0、df0、dr1、df1中的一个数据位以及四个多相时钟信号cksel_l0、cksel_l1、cksel_u0、cksel_u1中的两个多相时钟信号，在两个接收到的多相时钟信号中的一个多相时钟信号的第一边沿转换时开始输出接收到的数据位，并且在两个接收到的多相时钟信号中的另一个多相时钟信号的第二边沿转换时停止输出接收到的数据位。两个接收到的多相时钟信号异相90°。例如，3输入nand门50b可以接收数据位df0和多相时钟信号cksel_l1、cksel_u0；在多相时钟信号cksel_u0的上升沿时，3输入nand门50b可以开始输出数据位df0；并且在多相时钟信号cksel_l1的下降沿时，3输入nand门50b可以停止输出数据位df0。相同的操作原理也适用于其他3输入nand门50a、50c、50d。由于接收到的多相时钟信号异相90°，所以每个数据位可以在大约四分之一时钟周期的时段内有效，并且可以通过4输入nand门52被组合到输出数据流dq中。当不输出数据位时，3输入nand门50a至50d可以输出逻辑状态“高”。4输入nand门52可以接收来自四个3输入nand门50a至50d的相应的输出信号，以生成输出数据流dq。因此，3输入nand门50a至50d可以在四分之一时钟周期的时段内依次输出有效数据位dr0、df0、dr1、df1，并且在剩余时间内输出逻辑状态“高”，并且随后，4输入nand门52可以在任意四分之一时钟周期内仅接收一个有效数据位和三个逻辑状态“高”，并且将数据位dr0、df0、dr1、df1组合到输出数据流dq中。复用器14还可以包括保持器电路，所述保持器电路被配置为在待机模式期间将输出数据流dq保持在稳定状态。

此外，3输入nand门50a至50d以及4输入nand门52可以以匹配的结构来实施，如在图6和图7中所示的，以补偿由于输入连接而引起的输出响应速度的差异。在图6中，3输入nand门50的输入信号a、b、c在上拉路径和下拉路径中匹配。3输入nand门50包括3个p型金属氧化物半导体场效应晶体管(mosfet)q600至q604以及9个n型mosfetq606至q622。3个p型mosfetq600至q604被并联耦合，并且每个p型mosfet接收相应的输入信号a、b或c。9个n型mosfetq606至q622被分组为并联耦合的3个组。每组n型mosfet包含串联耦合的3个n型mosfet，并且分别被称为顶部n型mosfet、中间n型mosfet和底部n型mosfet。3组n型mosfet可以以匹配的方式接收输入信号a、b和c，或者输入信号a、b和c中的每个输入信号可以被输入到不同组的n型mosfet的顶部n型mosfet、中间n型mosfet和底部n型mosfet。使用匹配的结构，输出信号sout3可以以大致相同的速度响应所述输入信号a、b和c。类似地，在图7中，4输入nand门52包括4个p型mosfetq700至q706以及16个n型mosfetq710至q740。4输入nand门的输入在上拉路径和下拉路径中匹配，使得输出信号sout4可以以大致相同的速度响应所述输入信号a、b、c和d。

图8是由图1中的ddr电路1采用的数据生成方法8的流程图。数据生成方法8包括步骤s800至s804，并且被用于实施针对输出数据流dq的精确占空比控制。任何合理的技术变化或步骤调节都在本公开的范围之内。

步骤s800至s804详述如下：

步骤s800：时钟发生器10接收源时钟信号cks以生成一对互补时钟信号ck、ckc；

步骤s802：时钟分频器12仅使用所述一对互补时钟信号ck、ckc的单边沿转换来生成四个多相时钟信号cksel_l0、cksel_l1、cksel_u0、cksel_u1；

步骤s804：复用器14通过分别在四个多相时钟信号中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择多个数据位中的每个数据位并且输出每个选定的数据位作为输出数据流，来将多个数据位复用到输出数据流中。

在前文的段落中详细解释了步骤s800至s804，并且为简洁起见，省略了对其的描述。

图9和图10分别示出了对图1中的ddr电路1和常规存储器控制器两者的模拟。能够看到，本发明中的ddr电路1可以产生47.5％的占空比，而常规存储器控制器产生36.4％的占空比。

因此，ddr电路1和数据生成方法8能够产生增强的占空比控制，由此满足计时要求、减少数据偏斜、降低错误率并且增强系统性能。

本领域技术人员将容易观察到，可以在保留本发明的教导的同时对设备和方法进行多种修改和更改。因此，上述公开内容应当被解释为仅受所附权利要求的范围和界限的限制。