减小高容量非型闪存面积的方法、电路、存储介质及终端与流程

本发明涉及电路技术领域，尤其涉及的是一种减小高容量非型闪存面积的方法、电路、存储介质及终端。

背景技术：

在norflash芯片设计过程中，需要考虑封装的可行性，芯片晶元的宽长比或者长宽比一般不能大于2.5:1，图1是存储容量为64mbit，32mbit，16mbit和8mbit串行norflash芯片的主要模块对应的版图示意图。

从图1可以看出，当串行norflash的存储容量小于等于64mbit时，64mbit容量以下的串行norflash都可以使用相同的架构，芯片晶元的宽长比和长宽比都小于2.5:1，满足封装的要求。

但是，存储容量为128mbit或以上的串行norflash显然不能使用图1的架构（如果使用图1的架构，长宽比接近5:1，不适合量产封装，封装打线的可靠性得不到保障，从而影响芯片的功能和性能）。图2是128mbit串行norflash的主要模块对应的版图示意图。

因为每一个8mbit的存储块的宽度较长（65nm工艺为1350um左右），如果图2中的左边存储快（8mbit-0～8mbit-7）和右边存储块（8mbit-8～8mbit-15）复用相同的灵敏放大器的话，对于最左边的存储单元和最右边的存储单元来说，存储单元连接到灵敏放大器的金属走线相差很大，预计相差3000um（如图3示意图所示），这会导致数据读取过程中最左边和最右边存储单元特性差异大，在时钟频率较高时，甚至可能会导致数据读错。

因为外围数字逻辑电路需要从数据锁存器中取走数据经过处理再输出到芯片的io管脚上，所以数据锁存器可以左右灵敏放大器复用，但是需要增加左右灵敏放大器和数据锁存器之间的数据连线，以左右各128个灵敏放大器为例，左右各128个灵敏放大器对应128个数据锁存器，左右各128个灵敏放大器到128个数据锁存器的之间横穿芯片水平方向的数据连线总共256根（128x2，请参照图4示意图），在65nmnorflash工艺节点上看，这些走线占用的走线通道约66um，约占65nm128mbit串行norflash芯片面积的2.2%，增加了128mbit串行norflash2.2%的芯片面积，直接提高了芯片在晶圆制造端的成本。

因此，如何减小高容量norflash芯片面积，以降低芯片在晶圆制造端的成本十分必要。

因此，现有的技术还有待于改进和发展。

技术实现要素：

本发明的目的在于提供一种减小高容量非型闪存面积的方法、电路、存储介质及终端，可以减小高容量norflash芯片面积，以降低芯片在晶圆制造端的成本。

本发明的技术方案如下：一种减小高容量非型闪存面积的方法，其中，具体包括以下步骤：

读取norflash内的灵敏放大器的数据；

通过与所述灵敏放大器对应的数据锁存器对读取的所述数据进行锁存；

通过支持三态的数据输出缓冲器将所述数据锁存器锁存的数据进行缓存。

一种采用如上述所述的减小高容量非型闪存面积的方法的电路，其中，包括：

用于存储数据的灵敏放大器；

用于锁存数据的数据锁存器；

用于缓存数据的数据输出缓冲器；

读取灵敏放大器内的数据，通过与所述灵敏放大器对应的数据锁存器对读取的所述数据进行锁存，再通过支持三态的数据输出缓冲器将所述数据锁存器锁存的数据进行缓存，最后输出至数字逻辑电路。

所述的电路，其中，所述数据输出缓冲器采用三态数据输出缓冲器。

所述的电路，其中，所述数据输出缓冲器的输出端连接在一起。

所述的电路，其中，所述灵敏放大器、数据锁存器和数据输出缓冲器设置的数量一致且一一对应连接。

一种存储介质，其中，所述存储介质中存储有计算机程序，当所述计算机程序在计算机上运行时，使得所述计算机执行上述所述的方法。

一种终端设备，其中，包括处理器和存储器，所述存储器中存储有计算机程序，所述处理器通过调用所述存储器中存储的所述计算机程序，用于执行上述所述的方法。

本发明的有益效果：本发明通过提供一种减小高容量非型闪存面积的方法、电路、存储介质及终端，通过读取灵敏放大器的数据，然后经过各自数据锁存器进行锁存，再经过一个可以支持三态的数据输出缓冲器对数据进行缓存，因为可以支持三态，数据输出缓冲器的输出可以连接在一起，使横穿芯片水平方向的数据连线急剧减少，在减小高容量norflash芯片面积的同时降低了芯片在晶圆制造端的成本。

附图说明

图1是现有技术中存储容量为64mbit、32mbit、16mbit和8mbit串行norflash芯片的主要模块对应的版图示意图。

图2是现有技术中128mbit串行norflash的主要模块对应的版图示意图。

图3是现有技术中左右存储块复用相同的灵敏放大器和数据锁存器的示意图。

图4是现有技术中与图2对应的灵敏放大器、数据锁存器和数字逻辑电路的连接关系和版图示意图。

图5是本发明中减小高容量非型闪存面积的方法的步骤流程图。

图6是本发明中电路的示意图。

图7是本发明中左右各一个灵敏放大器的电路示意图。

图8是本发明中与图7对应的地址跳变和输出控制时序示意图。

图9是本发明中终端的示意图。

具体实施方式

下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

如图5所示，一种减小高容量非型闪存面积的方法，具体包括以下步骤：

s1：读取norflash内的灵敏放大器的数据；

s2：通过与所述灵敏放大器对应的数据锁存器对所述读取的数据进行锁存；

s3：通过支持三态（高电平，低电平，高阻态称为三态）的数据输出缓冲器将所述数据锁存器锁存的数据进行缓存。

如图6所示，一种采用如上述所述的减小高容量非型闪存面积的方法的电路，包括：

用于存储数据的灵敏放大器；

用于锁存数据的数据锁存器；

用于缓存数据的数据输出缓冲器；

读取灵敏放大器内的数据，通过与所述灵敏放大器对应的数据锁存器对所述读取的数据进行锁存，再通过支持三态的数据输出缓冲器将所述数据锁存器锁存的数据进行缓存，最后输出至数字逻辑电路。

在某些具体实施例中，所述数据输出缓冲器的输出端连接在一起。

在某些具体实施例中，所述灵敏放大器、数据锁存器和数据输出缓冲器设置的数量一致且一一对应连接。

本技术方案中，通过读取灵敏放大器的数据，然后经过各自数据锁存器进行锁存（因为数据锁存器需要占用的芯片面积较小，几乎可以忽略），再经过一个可以支持三态的数据输出缓冲器对数据进行缓存，因为可以支持三态（高电平，低电平，高阻态称为三态），数据输出缓冲器的输出可以连接在一起（图6是本发明所提出架构的灵敏放大器，数据锁存器和数字逻辑电路的连接关系和版图示意图），可以明显看到采用本技术方案后横穿芯片水平方向的数据连线急剧减少：以左右各128个灵敏放大器为例，左右各128个灵敏放大器对应左右各128个数据锁存器，可以明显看到采用本技术方案后，横穿芯片水平方向的数据连线就会从传统的256根缩减为128根，这些走线占用走线通道就从传统方案的66um缩减到33um，占用128mbit串行norflash约1.1%的芯片面积，即使加上增加的一组数据锁存器（即增加了128个数据锁存器），对于128mbit串行norflash芯片来说，总共约增加1.2%~1.3%的芯片面积，比传统方案节省芯片面积约0.9%~1%，降低了芯片在晶圆制造端的成本，提升了芯片的成本优势。

为了说明本技术方案提出的所有数据输出缓冲器的输出端短接在一起可以减小芯片面积并可以正常工作，用图7进行说明，这里以左右各一个灵敏放大器，数据锁存器和输出数据缓冲器为例进以说明。

当读操作的地址在左右地址切换的时候，如果不特殊处理，会导致地址切从左切换到右，数据总线（dxx）上的数据会取到右边对应数据锁存器中的数据，但此时输出到iopad上的数据应该仍然是左边对应数据锁存器中的数据，地址跳变和输出控制时序示意图参照下图图8（flash_addr是指flash地址信号；sa_en_l/r是指左边/右边灵敏放大器使能信号；sa_latch_l/r是指左边/右边数据所存信号；sa_outen_l/r是指左边/右边输出数据缓冲器使能信号）。左边输出数据缓冲器和右边输出数据缓冲器二者同时只有一个使能，故左右输出数据缓冲器的输出不存在冲突的情况，可以正常工作。

请参照图9，本发明实施例还提供一种终端。如示，终端300包括处理器301和存储器302。其中，处理器301与存储器302电性连接。处理器301是终端300的控制中心，利用各种接口和线路连接整个终端的各个部分，通过运行或调用存储在存储器302内的计算机程序，以及调用存储在存储器302内的数据，执行终端的各种功能和处理数据，从而对终端300进行整体监控。

在本实施例中，终端300中的处理器301会按照如下的步骤，将一个或一个以上的计算机程序的进程对应的指令加载到存储器302中，并由处理器301来运行存储在存储器302中的计算机程序，从而实现各种功能：读取norflash内的灵敏放大器的数据；通过与所述灵敏放大器对应的数据锁存器对所述读取的数据进行锁存；通过支持三态的数据输出缓冲器将所述数据锁存器锁存的数据进行缓存。

存储器302可用于存储计算机程序和数据。存储器302存储的计算机程序中包含有可在处理器中执行的指令。计算机程序可以组成各种功能模块。处理器301通过调用存储在存储器302的计算机程序，从而执行各种功能应用以及数据处理。

本申请实施例提供一种存储介质，所述计算机程序被处理器执行时，执行上述实施例的任一可选的实现方式中的方法，以实现以下功能：读取norflash内的灵敏放大器的数据；通过与所述灵敏放大器对应的数据锁存器对所述读取的数据进行锁存；通过支持三态的数据输出缓冲器将所述数据锁存器锁存的数据进行缓存。其中，存储介质可以由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器（staticrandomaccessmemory,简称sram），电可擦除可编程只读存储器（electricallyerasableprogrammableread-onlymemory,简称eeprom），可擦除可编程只读存储器（erasableprogrammablereadonlymemory,简称eprom），可编程只读存储器（programmablered-onlymemory,简称prom），只读存储器（read-onlymemory,简称rom），磁存储器，快闪存储器，磁盘或光盘。

在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。