移位寄存器单元、扫描驱动电路、显示基板和显示装置的制作方法

1.本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、扫描驱动电路、显示基板和显示装置。


背景技术：

2.在现有的amoled(主动矩阵有机发光二极管)显示装置中，需要像素补偿电路来驱动有机发光器件。通常的像素补偿电路需要扫描驱动电路来向像素补偿电路提供发光控制信号。现有的扫描驱动电路中的移位寄存器单元存在由于输出电路包括的与输出端电连接的晶体管减少由于第一电压线和/或第二电压线接入的晶体管过多而导致的发光控制信号输出不准确的问题。


技术实现要素：

3.本发明的主要目的在于提供一种移位寄存器单元、扫描驱动电路、显示基板和显示装置，解决现有的移位寄存器单元中，由于输出电路包括的与输出端电连接的晶体管减少由于第一电压线和/或第二电压线接入的晶体管过多而导致的发光控制信号输出不准确的问题。
4.为了达到上述目的，本发明提供了一种移位寄存器单元，包括输出端、输出电路和输出节点控制电路，其中，
5.所述输出电路分别与第一输出节点、第二输出节点、第一电压线、第二电压线和所述输出端电连接，用于在所述第一输出节点的电位的控制下，将第二电压线提供的第二电压信号写入所述输出端，在所述第二输出节点的电位的控制下，将第一电压线提供的第一电压信号写入所述输出端；
6.所述输出节点控制电路分别与所述第一输出节点、所述第二输出节点、第三电压线、第四电压线、第五电压线、第一时钟信号线、第二时钟信号线和输入端电连接，用于根据所述第三电压线提供的第三电压信号，所述第四电压线提供的第四电压信号、所述第五电压线提供的第五电压信号、所述第一时钟信号线提供的第一时钟信号、所述第二时钟信号线提供的第二时钟信号线和所述输入端提供的输入信号，控制所述第一输出节点的电位和所述第二输出节点的电位；
7.所述第三电压信号、所述第四电压信号和所述第五电压信号中的至少一个与所述第一电压信号和所述第二电压信号互不相同。
8.可选的，所述输出节点控制电路包括第二节点控制子电路、第三节点控制子电路、第二输出节点控制子电路和第一输出节点控制子电路；
9.所述第二节点控制子电路分别与所述第一时钟信号线、所述第三电压线、所述第一输出节点和第二节点电连接，用于在所述第一时钟信号的控制下，将第三电压信号写入所述第二节点，在所述第一输出节点的电位的控制下，将所述第一时钟信号写入所述第二节点；
10.所述第三节点控制子电路分别与第三节点、第二节点和第二时钟信号线电连接，用于在所述第二节点的电位的控制下，将第二时钟信号写入所述第三节点，并根据所述第二节点的电位调节所述第三节点的电位；
11.所述第二输出节点控制子电路分别与所述第二时钟信号线、所述第三节点、所述第二输出节点、第四电压线和第一输出节点电连接，用于在所述第二时钟信号的控制下，控制所述第三节点与所述第二输出节点之间连通，在所述第一输出节点的电位的控制下，将第四电压线提供的第四电压信号写入所述第二输出节点，并用于维持所述第二输出节点的电位；
12.所述第一输出节点控制子电路分别与第一时钟信号线、输入端、第二时钟信号线、第五电压线、第二节点和第一输出节点电连接，用于在所述第一时钟信号的控制下，将所述输入端提供的输入信号写入所述第一输出节点，并在所述第二时钟信号和所述第二节点的电位的控制下，将第五电压信号写入所述第一输出节点。
13.可选的，所述第四电压线和所述第五电压线都为所述第一电压线，所述第三电压线为第二低电压线；
14.所述第一电压线为第一高电压线，所述第二电压线为第一低电压线；
15.所述第一低电压线提供的第一低电压信号与所述第二低电压线提供的第二低电压信号不同。
16.可选的，所述第三电压线为第一低电压线，所述第四电压线和所述第五电压线都为第一高电压线；
17.所述第一电压线为第二高电压线，所述第二电压线为所述第一低电压线；
18.所述第一高电压线提供的第一高电压信号与所述第二高电压线提供的第二高电压信号不同。
19.可选的，所述第三电压线为第一低电压线，所述第四电压线为第一高电压线，所述第五电压线为第二高电压线，所述第一电压线为第一高电压线，所述第二电压线为第一低电压线；
20.所述第一高电压线提供的第一高电压信号与所述第二高电压线提供的第二高电压信号不同。
21.可选的，所述第三电压线为第一低电压线，所述第四电压线为第二高电压线，所述第五电压线为第一高电压线，所述第一电压线为第一高电压线，所述第二电压线为第一低电压线；
22.所述第一高电压线提供的第一高电压信号与所述第二高电压线提供的第二高电压信号不同。
23.可选的，所述第三电压线为第一低电压线，所述第四电压线和所述第五电压线都为第一高电压线，所述第一电压线为第二高电压线，所述第二电压线为第二低电压线；
24.所述第一低电压线提供的第一低电压信号与所述第二低电压线提供的第二低电压信号不同，所述第一高电压线提供的第一高电压信号与所述第二高电压线提供的第二高电压信号不同。
25.可选的，本发明至少一实施例所述的移位寄存器单元还包括第一隔离电路；
26.所述第一隔离电路分别与第一控制电压线、第一输出节点和第一隔离节点电连
接，用于在所述第一控制电压线提供的第一控制电压的控制下，控制所述第一输出节点和所述第一隔离节点之间连通；
27.所述第一输出节点与所述输出电路电连接，所述第一隔离节点与所述第一输出节点控制子电路电连接。
28.可选的，本发明至少一实施例所述的移位寄存器单元还包括第二隔离电路；
29.所述第二隔离电路分别与第二控制电压线、第二节点和第二隔离节点电连接，用于在所述第二控制电压线提供的第二控制电压的控制下，控制所述第二节点和所述第二隔离节点之间连通；
30.所述第二节点与所述第二节点控制子电路电连接，所述第二隔离节点与所述第三节点控制子电路电连接。
31.可选的，所述第二节点控制子电路包括第一晶体管和第二晶体管；
32.所述第一晶体管的控制极与所述第一时钟信号线电连接，所述第一晶体管的第一极与所述第三电压线电连接，所述第一晶体管的第二极与所述第二节点电连接；
33.所述第二晶体管的控制极与所述第一输出节点电连接，所述第二晶体管的第一极与所述第一时钟信号线电连接，所述第二晶体管的第二极与所述第二节点电连接；
34.所述第三节点控制子电路包括第六晶体管和第二电容；
35.所述第六晶体管的控制极与所述第二节点电连接，所述第六晶体管的第一极与所述第二时钟信号线电连接，所述第六晶体管的第二极与所述第三节点电连接；
36.所述第二电容的第一极板与所述第二节点电连接，所述第二电容的第二极板与所述第三节点电连接；
37.所述第二输出节点控制子电路包括第七晶体管、第八晶体管和第三电容；
38.所述第七晶体管的控制极与所述第二时钟信号线电连接，所述第七晶体管的第一极与所述第三节点电连接，所述第七晶体管的第二极与所述第二输出节点电连接；
39.所述第八晶体管的控制极与所述第一输出节点电连接，所述第八晶体管的第一极与所述第四电压线电连接，所述第八晶体管的第二极与所述第二输出节点电连接；
40.所述第三电容的第一极板与所述第二输出节点电连接，所述第三电容的第二极板与所述第一电压线电连接。
41.可选的，所述第一输出节点控制子电路包括第三晶体管、第四晶体管、第五晶体管和第一电容；
42.所述第三晶体管的控制极与所述第一时钟信号线电连接，所述第三晶体管的第一极与所述输入端电连接，所述第三晶体管的第二极与所述第一输出节点电连接；
43.所述第四晶体管的控制极与所述第二时钟信号线电连接，所述第四晶体管的第二极与所述第一输出节点电连接；
44.所述第五晶体管的控制极与所述第二节点电连接，所述第五晶体管的第一极与所述第五电压线电连接，所述第五晶体管的第二极所述第四晶体管的第一极电连接；
45.所述第一电容的第一极板与所述第一输出节点电连接，所述第一电容的第二极板与所述第二时钟信号线电连接。
46.可选的，所述第一输出节点控制子电路包括第三晶体管、第四晶体管、第五晶体管和第一电容；
47.所述第三晶体管的控制极与所述第一时钟信号线电连接，所述第三晶体管的第一极与所述输入端电连接，所述第三晶体管的第二极与所述第一输出节点电连接；
48.所述第四晶体管的控制极与所述第一输出节点电连接，所述第四晶体管的第二极与所述第二时钟信号线电连接；
49.所述第五晶体管的控制极与所述第二节点电连接，所述第五晶体管的第一极与五电压线电连接，所述第五晶体管的第二极与所述第四晶体管的第一极电连接；
50.所述第一电容的第一极板与所述第一输出节点电连接，所述第一电容的第二极板与所述第四晶体管的第一极电连接。
51.可选的，本发明至少一实施例所述的移位寄存器单元还包括第一隔离晶体管和第二隔离晶体管；
52.所述第一隔离晶体管的控制极与第一控制电压线电连接，所述第一隔离晶体管的第一极与第一隔离节点电连接，所述第一隔离晶体管的第二极与所述第一输出节点电连接；所述第一输出节点直接与所述输出电路电连接；
53.所述第二隔离晶体管的控制极与第二控制电压线电连接，所述第二隔离晶体管的第一极与第二节点电连接，所述第二隔离晶体管的第二极与第二隔离节点电连接；
54.所述第三晶体管的第二极通过所述第一隔离晶体管与所述第一输出节点电连接，所述第三晶体管的第二极直接与所述第一隔离节点电连接；
55.所述第二节点直接与所述第二节点控制子电路电连接，所述第二隔离节点直接与所述第三节点控制子电路电连接。
56.可选的，所述第二节点控制子电路包括第一晶体管和第二晶体管；
57.所述第一晶体管的控制极与所述第一时钟信号线电连接，所述第一晶体管的第一极与所述第三电压线电连接，所述第一晶体管的第二极与所述第二节点电连接；
58.所述第二晶体管的控制极与所述第一隔离节点电连接，所述第二晶体管的第一极与所述第一时钟信号线电连接，所述第二晶体管的第二极与所述第二节点电连接；
59.所述第三节点控制子电路包括第六晶体管和第二电容；
60.所述第六晶体管的控制极与所述第二隔离节点电连接，所述第六晶体管的第一极与所述第二时钟信号线电连接，所述第六晶体管的第二极与所述第三节点电连接；
61.所述第二电容的第一极板与所述第二隔离节点电连接，所述第二电容的第二极板与所述第三节点电连接；
62.所述第二输出节点控制子电路包括第七晶体管、第八晶体管和第三电容；
63.所述第七晶体管的控制极与所述第二时钟信号线电连接，所述第七晶体管的第一极与所述第三节点电连接，所述第七晶体管的第二极与所述第二输出节点电连接；
64.所述第八晶体管的控制极与所述第一隔离节点电连接，所述第八晶体管的第一极与所述第四电压线电连接，所述第八晶体管的第二极与所述第二输出节点电连接；
65.所述第三电容的第一极板与所述第二输出节点电连接，所述第三电容的第二极板与所述第一电压线电连接。
66.可选的，所述输出电路包括第九晶体管和第十晶体管；
67.所述第九晶体管的控制极与所述第二输出节点电连接，所述第九晶体管的第一极与所述第一电压线电连接，所述第九晶体管的第二极与所述输出端电连接；
68.所述第十晶体管的控制极与所述第一输出节点电连接，所述第十晶体管的第一极与所述输出端电连接，所述第十晶体管的第二极与所述第二电压线电连接。
69.本发明还提供了一种扫描驱动电路，包括多级上述的移位寄存器单元。
70.本发明还提供了一种显示基板，包括设置于基底上的扫描驱动电路和显示区域，所述扫描驱动电路包括多个上述的移位寄存器单元，所述扫描驱动电路还包括第一电压线、第二电压线、第三电压线、第四电压线、第五电压线，第一时钟信号线和第二时钟信号线，所述第一电压线、所述第二电压线、所述第三电压线、所述第四电压线、所述第五电压线、所述第一时钟信号线和所述第二时钟信号线都沿着第一方向延伸；
71.所述显示区域包括至少一个驱动晶体管，所述驱动晶体管被配置为驱动发光元件进行显示。
72.可选的，第一电压线、第四电压线和第五电压线都为第一高电压线，所述第二电压线为第一低电压线，所述第三电压线为第二低电压线；
73.所述第二低电压线位于所述第一低电压线远离所述显示区域的一侧；所述第一高电压线位于所述第一低电压线和所述第二低电压线之间，所述第一高电压线在所述基底上的正投影与所述移位寄存器单元在所述基底上的正投影至少部分重叠。
74.可选的，所述第一时钟信号线和所述第二时钟信号线设置于所述第二低电压线远离所述显示区域的一侧；
75.所述移位寄存器单元位于所述第一时钟信号线与所述第一低电压线之间；
76.所述移位寄存器单元中的输出电路位于所述第一低电压线与所述第一高电压线之间。
77.可选的，所述第一电压线为第二高电压线，所述第二电压线为第二低电压线，所述第三电压线为第一低电压线，所述第四电压线和所述第五电压线都为第一高电压线；
78.所述第一低电压线位于所述第二低电压线远离所述显示区域的一侧，所述第一高电压线和所述第二高电压线位于所述第一低电压线和所述第二低电压线之间。
79.可选的，所述第一高电压线在所述基底上的正投影与所述移位寄存器单元在所述基底上的正投影至少部分重叠，所述第二高电压线在所述基底上的正投影与所述移位寄存器单元在所述基底上的正投影至少部分重叠；
80.所述第一高电压线位于所述第二高电压线远离所述第二低电压线的一侧。
81.可选的，所述移位寄存器单元中的输出电路位于所述第二低电压线与所述第二高电压线之间；
82.所述第一时钟信号线和所述第二时钟信号线设置于所述第一低电压线远离所述显示区域的一侧；所述移位寄存器单元位于所述第一时钟信号线与所述第二低电压线之间。
83.本发明还提供了一种显示装置，包括上述的扫描驱动电路。
84.本发明还提供了一种显示装置，包括上述的显示基板。
85.本发明实施例所述的移位寄存器单元、扫描驱动电路、显示基板和显示装置通过输出节点控制电路根据第三电压信号、第四电压信号和第五电压信号以控制第一输出节点的电位和第二输出节点的电位，所述第三电压信号、所述第四电压信号和所述第五电压信号中的至少一个与所述第一电压信号和所述第二电压信号互不相同，从而使得输出电路包
括的与输出端电连接的晶体管减少由于第一电压线和/或第二电压线接入的晶体管过多而导致的发光控制信号输出不准确的问题。
附图说明
86.图1是本发明实施例所述的移位寄存器单元的结构图；
87.图2是本发明另一实施例所述的移位寄存器单元的结构图；
88.图3是本发明又一实施例所述的移位寄存器单元的结构图；
89.图4是本发明实施例所述的移位寄存器单元的电路图；
90.图5是本发明图4所示的移位寄存器单元的实施例的工作时序图；
91.图6是本发明图4所示的移位寄存器单元的实施例的仿真波形图；
92.图7是本发明实施例所述的移位寄存器单元的电路图；
93.图8是本发明图7所示的移位寄存器单元的实施例的工作时序图；
94.图9是本发明图7所示的移位寄存器单元的实施例的仿真波形图；
95.图10是本发明另一实施例所述的移位寄存器单元的电路图；
96.图11是本发明又一实施例所述的移位寄存器单元的电路图；
97.图12是本发明另一实施例所述的移位寄存器单元的电路图；
98.图13是本发明再一实施例所述的移位寄存器单元的电路图；
99.图14a是本公开至少一实施例所述的显示基板的区域划分示意图；
100.图14b是本公开至少一实施例所述的显示基板包括的扫描驱动电路与像素电路之间的连接关系示意图；
101.图14c是在图4所示的移位寄存器单元的实施例的基础上，增加了对各晶体管的电极的标号，以及，对各电容的极板的标号的示意图；
102.图15是图20中的有源层的示意图；
103.图16是图20中的第一栅金属层的示意图；
104.图17是图20中的第二栅金属层的示意图；
105.图18是图20中的过孔示意图；
106.图19是图20中的源漏金属层的示意图；
107.图20是本发明实施例所述的移位寄存器单元的一种布局示意图(图20对应于图14c所示的移位寄存器单元的实施例)；
108.图21是在图12所示的移位寄存器单元的实施例的基础上，增加了对各晶体管的电极的标号，以及，对各电容的极板的标号的示意图；
109.图22是图27中的有源层的示意图；
110.图23是图27中的第一栅金属层的示意图；
111.图24是图27中的第二栅金属层的示意图；
112.图25是图27中的过孔示意图；
113.图26是图27中的源漏金属层的示意图；
114.图27是本发明实施例所述的移位寄存器单元的另一种布局示意图(图27对应于图21所示的移位寄存器单元的实施例)。
具体实施方式
115.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
116.本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
117.在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
118.在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
119.如图1所示，本发明实施例所述的移位寄存器单元包括输出端out、输出电路11和输出节点控制电路12，其中，
120.所述输出电路11分别与第一输出节点n1、第二输出节点n4、第一电压线v1、第二电压线v2和所述输出端out电连接，用于在所述第一输出节点n1的电位的控制下，将第二电压线v2提供的第二电压信号写入所述输出端out，在所述第二输出节点n4的电位的控制下，将第一电压线v1提供的第一电压信号写入所述输出端out；
121.所述输出节点控制电路12分别与所述第一输出节点n1、所述第二输出节点n4、第三电压线v3、第四电压线v4、第五电压线v5、第一时钟信号线ck、第二时钟信号线cb和输入端input电连接，用于根据所述第三电压线v3提供的第三电压信号，所述第四电压线v4提供的第四电压信号、所述第五电压线v5提供的第五电压信号、所述第一时钟信号线ck提供的第一时钟信号、所述第二时钟信号线cb提供的第二时钟信号线和所述输入端input提供的输入信号，控制所述第一输出节点n1的电位和所述第二输出节点n4的电位；
122.所述第三电压信号、所述第四电压信号和所述第五电压信号中的至少一个与所述第一电压信号和所述第二电压信号互不相同。
123.在本发明实施例所述的移位寄存器单元中，输出节点控制电路12根据第三电压信号、第四电压信号和第五电压信号以控制第一输出节点的电位和第二输出节点的电位，所述第三电压信号、所述第四电压信号和所述第五电压信号中的至少一个与所述第一电压信号和所述第二电压信号互不相同，从而使得输出电路包括的与输出端out电连接的晶体管减少由于第一电压线v1和/或第二电压线v2接入的晶体管过多而导致的发光控制信号输出不准确的问题。
124.在具体实施时，如图2所示，在图1所示的移位寄存器单元的实施例的基础上，所述输出节点控制电路包括第二节点控制子电路21、第三节点控制子电路22、第二输出节点控制子电路23和第一输出节点控制子电路24；
125.所述第二节点控制子电路21分别与所述第一时钟信号线ck、所述第三电压线v3、所述第一输出节点n1和第二节点n2电连接，用于在所述第一时钟信号的控制下，将第三电
压信号写入所述第二节点n2，在所述第一输出节点n1的电位的控制下，将所述第一时钟信号写入所述第二节点n2；
126.所述第三节点控制子电路22分别与第三节点n3、第二节点n2和第二时钟信号线cb电连接，用于在所述第二节点n2的电位的控制下，将第二时钟信号写入所述第三节点n3，并根据所述第二节点n2的电位调节所述第三节点n3的电位；
127.所述第二输出节点控制子电路23分别与所述第二时钟信号线cb、所述第三节点n3、所述第二输出节点n4、第四电压线v4和第一输出节点n1电连接，用于在所述第二时钟信号的控制下，控制所述第三节点n3与所述第二输出节点n2之间连通，在所述第一输出节点n1的电位的控制下，将第四电压线v4提供的第四电压信号写入所述第二输出节点n4，并用于维持所述第二输出节点n4的电位；
128.所述第一输出节点控制子电路24分别与第一时钟信号线ck、输入端input、第二时钟信号线cb、第五电压线v5、第二节点n2和第一输出节点n1电连接，用于在所述第一时钟信号的控制下，将所述输入端input提供的输入信号写入所述第一输出节点n1，并在所述第二时钟信号和所述第二节点n2的电位的控制下，将第五电压信号写入所述第一输出节点n1。
129.如图2所示的本发明所述的移位寄存器单元的实施例在工作时，所述第二节点控制子电路21在所述第一时钟信号的控制下，将第三电压信号写入所述第二节点n2，在所述第一输出节点n1的电位的控制下，将所述第一时钟信号写入所述第二节点n2；所述第三节点控制子电路22在所述第二节点n2的电位的控制下，将第二时钟信号写入所述第三节点n3，并根据所述第二节点n2的电位调节所述第三节点n3的电位；所述第二输出节点控制子电路23在所述第二时钟信号的控制下，控制所述第三节点n3与所述第二输出节点n2之间连通，在所述第一输出节点n1的电位的控制下，将第四电压线v4提供的第四电压信号写入所述第二输出节点n4，并维持所述第二输出节点n4的电位；所述第一输出节点控制子电路24在所述第一时钟信号的控制下，将所述输入端input提供的输入信号写入所述第一输出节点n1，并在所述第二时钟信号和所述第二节点n2的电位的控制下，将第五电压信号写入所述第一输出节点n1。
130.如图3所示，在图2所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还可以包括第一隔离电路31和第二隔离电路32；
131.所述第一隔离电路31分别与第一控制电压线vc1、第一输出节点n1和第一隔离节点n01电连接，用于在vc1提供的第一控制电压的控制下，控制n1和n01之间连通；
132.所述第二隔离电路32分别与第二控制电压线vc2、第二节点n2和第二隔离节点n02电连接，用于在vc2提供的第二控制电压的控制下，控制n2和n02之间连通；
133.所述第一输出节点n1与所述输出电路11电连接，所述第一隔离节点n01与所述第一输出节点控制子电路24电连接；
134.所述第二节点n2与所述第二节点控制子电路21电连接，所述第二隔离节点n02与所述第三节点控制子电路22电连接。
135.在图3所示的移位寄存器单元的至少一实施例中，通过增加第一隔离电路31和第二隔离电路32，可以防止n1的电位过低而影响n01的电位，并防止n02的电位过低而影响n2的电位。
136.在图3所示的移位寄存器单元的至少一实施例中，所述第三节点控制子电路22通
过第二隔离电路32与第二节点n2电连接，所述第三节点控制子电路22直接与第二隔离节点n02电连接；
137.所述第一输出节点控制子电路24通过第一隔离电路31与第一输出节点n1电连接，所述第一输出节点控制子电路24直接与第一隔离节点n01电连接。
138.在本发明至少一实施例中，当所述第一隔离电路包括的第一隔离晶体管为p型晶体管时，第一控制电压线可以为低电压线，当所述第二隔离电路包括的第二隔离晶体管为p型晶体管时，所述第二控制电压线可以为低电压线。
139.在具体实施时，所述第一隔离电路可以包括第一隔离晶体管，所述第二隔离电路可以包括第二隔离晶体管；
140.所述第一隔离晶体管的控制极与所述第一控制电压线电连接，所述第一隔离晶体管的第一极与所述第一隔离节点电连接，所述第一隔离晶体管的第二极与第一输出节点电连接；
141.所述第二隔离晶体管的控制极与所述第二控制电压线电连接，所述第二隔离晶体管的第一极与所述第二节点电连接，所述第二隔离晶体管的第二极与所述第二隔离节点电连接。
142.根据一种具体实施方式，所述第四电压线和所述第五电压线都为所述第一电压线，所述第三电压线为第二低电压线；
143.所述第一电压线为第一高电压线，所述第二电压线为第一低电压线；
144.所述第一低电压线提供的第一低电压信号与所述第二低电压线提供的第二低电压信号不同。
145.根据另一种具体实施方式，所述第三电压线为第一低电压线，所述第四电压线和所述第五电压线都为第一高电压线；
146.所述第一电压线为第二高电压线，所述第二电压线为所述第一低电压线；
147.所述第一高电压线提供的第一高电压信号与所述第二高电压线提供的第二高电压信号不同。
148.根据又一种具体实施方式，所述第三电压线为第一低电压线，所述第四电压线为第一高电压线，所述第五电压线为第二高电压线，所述第一电压线为第一高电压线，所述第二电压线为第一低电压线；
149.所述第一高电压线提供的第一高电压信号与所述第二高电压线提供的第二高电压信号不同。
150.根据再一种具体实施方式，所述第三电压线为第一低电压线，所述第四电压线为第二高电压线，所述第五电压线为第一高电压线，所述第一电压线为第一高电压线，所述第二电压线为第一低电压线；
151.所述第一高电压线提供的第一高电压信号与所述第二高电压线提供的第二高电压信号不同。
152.根据又一种具体实施方式，所述第三电压线为第一低电压线，所述第四电压线和所述第五电压线都为第一高电压线，所述第一电压线为第二高电压线，所述第二电压线为第二低电压线；
153.所述第一低电压线提供的第一低电压信号与所述第二低电压线提供的第二低电
压信号不同，所述第一高电压线提供的第一高电压信号与所述第二高电压线提供的第二高电压信号不同。
154.在本发明至少一实施例中，第一高电压和第二高电压可以为正电压，第一低电压和第二低电压可以为负电压，但不以此为限。
155.可选的，所述第二节点控制子电路包括第一晶体管和第二晶体管；
156.所述第一晶体管的控制极与所述第一时钟信号线电连接，所述第一晶体管的第一极与所述第三电压线电连接，所述第一晶体管的第二极与所述第二节点电连接；
157.所述第二晶体管的控制极与所述第一输出节点电连接，所述第二晶体管的第一极与所述第一时钟信号线电连接，所述第二晶体管的第二极与所述第二节点电连接；
158.所述第三节点控制子电路包括第六晶体管和第二电容；
159.所述第六晶体管的控制极与所述第二节点电连接，所述第六晶体管的第一极与所述第二时钟信号线电连接，所述第六晶体管的第二极与所述第三节点电连接；
160.所述第二电容的第一极板与所述第二节点电连接，所述第二电容的第二极板与所述第三节点电连接；
161.所述第二输出节点控制子电路包括第七晶体管、第八晶体管和第三电容；
162.所述第七晶体管的控制极与所述第二时钟信号线电连接，所述第七晶体管的第一极与所述第三节点电连接，所述第七晶体管的第二极与所述第二输出节点电连接；
163.所述第八晶体管的控制极与所述第一输出节点电连接，所述第八晶体管的第一极与所述第四电压线电连接，所述第八晶体管的第二极与所述第二输出节点电连接；
164.所述第三电容的第一极板与所述第二输出节点电连接，所述第三电容的第二极板与所述第一电压线电连接。
165.可选的，所述输出电路包括第九晶体管和第十晶体管；
166.所述第九晶体管的控制极与所述第二输出节点电连接，所述第九晶体管的第一极与所述第一电压线电连接，所述第九晶体管的第二极与所述输出端电连接；
167.所述第十晶体管的控制极与所述第一输出节点电连接，所述第十晶体管的第一极与所述输出端电连接，所述第十晶体管的第二极与所述第二电压线电连接。
168.根据一种具体实施方式，所述第一输出节点控制子电路包括第三晶体管、第四晶体管、第五晶体管和第一电容；
169.所述第三晶体管的控制极与所述第一时钟信号线电连接，所述第三晶体管的第一极与所述输入端电连接，所述第三晶体管的第二极与所述第一输出节点电连接；
170.所述第四晶体管的控制极与所述第二时钟信号线电连接，所述第四晶体管的第二极与所述第一输出节点电连接；
171.所述第五晶体管的控制极与所述第二节点电连接，所述第五晶体管的第一极与所述第五电压线电连接，所述第五晶体管的第二极所述第四晶体管的第一极电连接；
172.所述第一电容的第一极板与所述第一输出节点电连接，所述第一电容的第二极板与所述第二时钟信号线电连接。
173.根据另一种具体实施方式，所述第一输出节点控制子电路包括第三晶体管、第四晶体管、第五晶体管和第一电容；
174.所述第三晶体管的控制极与所述第一时钟信号线电连接，所述第三晶体管的第一
极与所述输入端电连接，所述第三晶体管的第二极与所述第一输出节点电连接；
175.所述第四晶体管的控制极与所述第一输出节点电连接，所述第四晶体管的第二极与所述第二时钟信号线电连接；
176.所述第五晶体管的控制极与所述第二节点电连接，所述第五晶体管的第一极与五电压线电连接，所述第五晶体管的第二极与所述第四晶体管的第一极电连接；
177.所述第一电容的第一极板与所述第一输出节点电连接，所述第一电容的第二极板与所述第四晶体管的第一极电连接。
178.可选的，本发明至少一实施例所述的移位寄存器单元还包括第一隔离晶体管和第二隔离晶体管；
179.所述第一隔离晶体管的控制极与第一控制电压线电连接，所述第一隔离晶体管的第一极与第一隔离节点电连接，所述第一隔离晶体管的第二极与所述第一输出节点电连接；所述第一输出节点直接与所述输出电路电连接；
180.所述第二隔离晶体管的控制极与第二控制电压线电连接，所述第二隔离晶体管的第一极与第二节点电连接，所述第二隔离晶体管的第二极与第二隔离节点电连接；
181.所述第三晶体管的第二极通过所述第一隔离晶体管与所述第一输出节点电连接，所述第三晶体管的第二极直接与所述第一隔离节点电连接；
182.所述第二节点直接与所述第二节点控制子电路电连接，所述第二隔离节点直接与所述第三节点控制子电路电连接。
183.在具体实施时，所述第二节点控制子电路可以包括第一晶体管和第二晶体管；
184.所述第一晶体管的控制极与所述第一时钟信号线电连接，所述第一晶体管的第一极与所述第三电压线电连接，所述第一晶体管的第二极与所述第二节点电连接；
185.所述第二晶体管的控制极与所述第一隔离节点电连接，所述第二晶体管的第一极与所述第一时钟信号线电连接，所述第二晶体管的第二极与所述第二节点电连接；
186.所述第三节点控制子电路包括第六晶体管和第二电容；
187.所述第六晶体管的控制极与所述第二隔离节点电连接，所述第六晶体管的第一极与所述第二时钟信号线电连接，所述第六晶体管的第二极与所述第三节点电连接；
188.所述第二电容的第一极板与所述第二隔离节点电连接，所述第二电容的第二极板与所述第三节点电连接；
189.所述第二输出节点控制子电路包括第七晶体管、第八晶体管和第三电容；
190.所述第七晶体管的控制极与所述第二时钟信号线电连接，所述第七晶体管的第一极与所述第三节点电连接，所述第七晶体管的第二极与所述第二输出节点电连接；
191.所述第八晶体管的控制极与所述第一隔离节点电连接，所述第八晶体管的第一极与所述第四电压线电连接，所述第八晶体管的第二极与所述第二输出节点电连接；
192.所述第三电容的第一极板与所述第二输出节点电连接，所述第三电容的第二极板与所述第一电压线电连接。
193.如图4所示，在图2所示的移位寄存器单元的实施例的基础上，所述第二节点控制子电路21包括第一晶体管t1和第二晶体管t2；
194.所述第一晶体管t1的栅极与所述第一时钟信号线ck电连接，所述第一晶体管t1的源极与第二低电压线vgll电连接，所述第一晶体管t1的漏极与所述第二节点n2电连接；所
述第二低电压线vgll用于提供第二低电压；
195.所述第二晶体管t2的栅极与所述第一输出节点n1电连接，所述第二晶体管t2的源极与所述第一时钟信号线ck电连接，所述第二晶体管t2的漏极与所述第二节点n2电连接；
196.所述第一输出节点控制子电路24包括第三晶体管t3、第四晶体管t4、第五晶体管t5和第一电容c1；
197.所述第三晶体管t3的栅极与所述第一时钟信号线ck电连接，所述第三晶体管t3的源极与所述输入端input电连接，所述第三晶体管t3的漏极与所述第一输出节点n1电连接；
198.所述第四晶体管t4的栅极与所述第二时钟信号线cb电连接，所述第四晶体管t4的漏极与所述第一输出节点n1电连接；
199.所述第五晶体管t5的栅极与所述第二节点n2电连接，所述第五晶体管t5的源极与第一高电压线vgh电连接，所述第五晶体管t5的漏极所述第四晶体管t4的源极电连接；所述第一高电压线vgh用于提供第一高电压；
200.所述第一电容c1的第一极板与所述第一输出节点n1电连接，所述第一电容c1的第二极板与所述第二时钟信号线cb电连接；
201.所述第三节点控制子电路22包括第六晶体管t6和第二电容c2；
202.所述第六晶体管t6的栅极与所述第二节点n2电连接，所述第六晶体管t6的源极与所述第二时钟信号线cb电连接，所述第六晶体管t6的漏极与所述第三节点n3电连接；
203.所述第二电容c2的第一极板与所述第二节点n2电连接，所述第二电容c2的第二极板与所述第三节点n3电连接；
204.所述第二输出节点控制子电路23包括第七晶体管t7、第八晶体管t8和第三电容c3；
205.所述第七晶体管t7的栅极与所述第二时钟信号线cb电连接，所述第七晶体管t7的源极与所述第三节点n3电连接，所述第七晶体管t7的漏极与所述第二输出节点n4电连接；
206.所述第八晶体管t8的栅极与所述第一输出节点n1电连接，所述第八晶体管t8的源极与所述第一高电压线vgh电连接，所述第八晶体管t8的漏极与所述第二输出节点n4电连接；
207.所述第三电容c3的第一极板与所述第二输出节点n4电连接，所述第三电容c3的第二极板与所述第一高电压线vgh电连接；
208.所述输出电路11包括第九晶体管t9和第十晶体管t10；
209.所述第九晶体管t9的栅极与所述第二输出节点n4电连接，所述第九晶体管t9的源极与第一高电压线vgh电连接，所述第九晶体管t9的漏极与所述输出端out电连接；所述第一高电压线vgh用于提供第一高电压；
210.所述第十晶体管t10的栅极与所述第一输出节点n1电连接，所述第十晶体管t10的源极与所述输出端out电连接，所述第十晶体管t10的漏极与第一低电压线vgl电连接；所述第一低电压线vgl用于提供第一低电压。
211.在图4所示的实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
212.在图4所示的实施例中，vgll与vgl不相同，第二低电压线vgll与第一低电压线vgl不相同。
213.在图4所示的实施例中，t10的漏极电连接的vgl仅用于输出，不需要提供第一低电
压给t3的源极，不会受到其他晶体管的干扰，并且布线简单。并且，由于p型晶体管传输低电平有阈值电压损失，因此可以将vgll设置的比vgl稍低一些，例如，当vgl为-6v时，vgll可以为-6.5v。
214.在图4所示的实施例中，所述第四电压线和所述第五电压线都为所述第一电压线，所述第三电压线为第二低电压线；
215.所述第一电压线为第一高电压线，所述第二电压线为第一低电压线；
216.所述第一低电压线提供的第一低电压信号与所述第二低电压线提供的第二低电压信号不同。
217.如图5所示，本发明如图4所示的移位寄存器单元的实施例在工作时，
218.在第一阶段t1，input提供高电压，cb提供高电压，ck提供低电压，t3打开，input提供的高电压写入n1，t1打开，vgll写入n2，t6打开，n3的电位为高电压，t4关断，t7关断，t8关断，t9关断，t10关断，out输出的发光控制信号的电位维持为低电压；
219.在第二阶段t2，input提供高电压，cb提供低电压，ck提供高电压，t1关断，t3关断，t2关断，n2的电位维持为低电压，t6打开，t7打开，n4的电位为低电压，t4和t5打开，n1的电位为高电压，t9打开，t10关断，out输出vgh；
220.在第三阶段t3，input提供高电压，cb提供高电压，ck提供低电压，t1和t3都打开，n1的电位为高电压，n2的电位为vgll，t6打开，t5打开，t4关断，n3的电位为高电压，t7关断，t8关断，n4的电位维持为低电压，t9打开，t10关断，out输出vgh；
221.在第四阶段t4，input提供低电压，cb提供低电压，ck提供高电压，t1和t3都关断，n1的电位维持为高电压，t2关断，n2的电位维持为低电压，t6打开，t7打开，n4的电位为低电压，t9打开，t10关断，out输出vgh；
222.在第五阶段t5，input提供低电压，cb提供高电压，ck提供低电压，t1和t3都打开，n1的电位变为低电压，n2的电位为低电压，t8打开，n4的电位变为高电压，t9关断，t10打开，out输出vgl；
223.在第六阶段t6，input提供低电压，cb提供低电压，ck提供高电压，t1和t3都关断，n1的电位维持为低电压，t2打开，n2的电位变为高电压，t8打开，n4的电位变为高电压，t9关断，t10打开，out输出vgl。
224.在图5中，标号为out1的为与图4所示的移位寄存器单元的实施例相邻的下一级移位寄存器单元的输出端。
225.图6是本发明如图4所示的移位寄存器单元的实施例的仿真工作时序图。
226.本发明图7所示的移位寄存器单元的实施例与本发明图4所示的移位寄存器单元的实施例的区别在于：t9的源极与第二高电压线vghh电连接，所述第二高电压线vghh用于提供第二高电压；t1的源极与第一低电压线vgl电连接，所述第一低电压线vgl用于提供第一低电压。
227.在本发明至少一实施例中，第二高电压与第一高电压不同，第一高电压线vgh与第二高电压线vghh不同。
228.在本发明图7所示的移位寄存器单元的实施例中，由于第一高电压线vgh电连接的晶体管较多，因此第一高电压线vgh提供的第一高电压受到的扰动大，t9接入vghh提供的第二高电压，以避免输出的发光控制信号受到vgh扰动的影响。
229.在图7所示的移位寄存器单元的实施例中，所述第三电压线为第一低电压线，所述第四电压线和所述第五电压线都为第一高电压线；
230.所述第一电压线为第二高电压线，所述第二电压线为所述第一低电压线；
231.所述第一高电压线提供的第一高电压信号与所述第二高电压线提供的第二高电压信号不同。
232.如图8所示，本发明图7所示的移位寄存器单元的实施例在工作时，
233.在第一阶段t1，input提供高电压，cb提供高电压，ck提供低电压，t3打开，input提供的高电压写入n1，t1打开，vgl写入n2，t6打开，n3的电位为高电压，t4关断，t7关断，t8关断，t9关断，t10关断，out输出的发光控制信号的电位维持为低电压；
234.在第二阶段t2，input提供高电压，cb提供低电压，ck提供高电压，t1关断，t3关断，t2关断，n2的电位维持为低电压，t6打开，t7打开，n4的电位为低电压，t4和t5打开，n1的电位为高电压，t9打开，t10关断，out输出vghh提供的第二高电压；
235.在第三阶段t3，input提供高电压，cb提供高电压，ck提供低电压，t1和t3都打开，n1的电位为高电压，n2的电位为vgl，t6打开，t5打开，t4关断，n3的电位为高电压，t7关断，t8关断，n4的电位维持为低电压，t9打开，t10关断，out输出vghh提供的第二高电压；
236.在第四阶段t4，input提供低电压，cb提供低电压，ck提供高电压，t1和t3都关断，n1的电位维持为高电压，t2关断，n2的电位维持为低电压，t6打开，t7打开，n4的电位为低电压，t9打开，t10关断，out输出vghh提供的第二高电压；
237.在第五阶段t5，input提供低电压，cb提供高电压，ck提供低电压，t1和t3都打开，n1的电位变为低电压，n2的电位为低电压，t8打开，n4的电位变为高电压，t9关断，t10打开，out输出vgl提供的第一低电压；
238.在第六阶段t6，input提供低电压，cb提供低电压，ck提供高电压，t1和t3都关断，n1的电位维持为低电压，t2打开，n2的电位变为高电压，t8打开，n4的电位变为高电压，t9关断，t10打开，out输出vgl提供的第一低电压。
239.在图8中，标号为out1的为与图4所示的移位寄存器单元的实施例相邻的下一级移位寄存器单元的输出端。
240.图9是本发明如图7所示的移位寄存器单元的实施例的仿真工作时序图。
241.本发明图10所示的移位寄存器单元的实施例与本发明图7所示的移位寄存器单元的实施例的区别在于：t5的源极与第二高电压线vghh电连接，所述第二高电压线vghh用于提供第二高电压；t9的源极与第一高电压线vgh电连接，所述第一高电压线vgh用于提供第一高电压。
242.在本发明至少一实施例中，第二高电压与第一高电压不同，第一高电压线vgh与第二高电压线vghh不同。
243.在图10所示的移位寄存器单元的实施例中，所述第三电压线为第一低电压线，所述第四电压线为第一高电压线，所述第五电压线为第二高电压线，所述第一电压线为第一高电压线，所述第二电压线为第一低电压线；
244.所述第一高电压线提供的第一高电压信号与所述第二高电压线提供的第二高电压信号不同。
245.本发明图10所示的移位寄存器单元的实施例在工作时，
246.在第一阶段，input提供高电压，cb提供高电压，ck提供低电压，t3打开，input提供的高电压写入n1，t1打开，vgl写入n2，t6打开，n3的电位为高电压，t4关断，t7关断，t8关断，t9关断，t10关断，out输出的发光控制信号的电位维持为低电压；
247.在第二阶段，input提供高电压，cb提供低电压，ck提供高电压，t1关断，t3关断，t2关断，n2的电位维持为低电压，t6打开，t7打开，n4的电位为低电压，t4和t5打开，n1的电位为高电压，t9打开，t10关断，out输出vgh提供的第一高电压；
248.在第三阶段，input提供高电压，cb提供高电压，ck提供低电压，t1和t3都打开，n1的电位为高电压，n2的电位为vgl，t6打开，t5打开，t4关断，n3的电位为高电压，t7关断，t8关断，n4的电位维持为低电压，t9打开，t10关断，out输出vgh提供的第一高电压；
249.在第四阶段，input提供低电压，cb提供低电压，ck提供高电压，t1和t3都关断，n1的电位维持为高电压，t2关断，n2的电位维持为低电压，t6打开，t7打开，n4的电位为低电压，t9打开，t10关断，out输出vgh提供的第一高电压；
250.在第五阶段，input提供低电压，cb提供高电压，ck提供低电压，t1和t3都打开，n1的电位变为低电压，n2的电位为低电压，t8打开，n4的电位变为高电压，t9关断，t10打开，out输出vgl提供的第一低电压；
251.在第六阶段，input提供低电压，cb提供低电压，ck提供高电压，t1和t3都关断，n1的电位维持为低电压，t2打开，n2的电位变为高电压，t8打开，n4的电位变为高电压，t9关断，t10打开，out输出vgl提供的第一低电压。
252.本发明图11所示的移位寄存器单元的实施例与本发明图10所示的移位寄存器单元的实施例的区别在于：t5的源极与第一高电压线vgh电连接，t8的源极与第二高电压线vghh电连接；所述第一高电压线vgh用于提供第一高电压，所述第二高电压线vghh用于提供第二高电压。
253.在本发明至少一实施例中，第二高电压与第一高电压不同，第一高电压线vgh与第二高电压线vghh不同。
254.在本发明图11所示的移位寄存器单元的实施例中，所述第三电压线为第一低电压线，所述第四电压线为第二高电压线，所述第五电压线为第一高电压线，所述第一电压线为第一高电压线，所述第二电压线为第一低电压线；
255.所述第一高电压线提供的第一高电压信号与所述第二高电压线提供的第二高电压信号不同。
256.本发明如图11所示的移位寄存器单元的实施例在工作时，当n1的电位为高电压时，t10需要关断，此时需要将vghh提供的第二高电压设置为小于vgh提供的第一高电压，以使得t8关断，保证n4的电位为低电压。
257.本发明图11所示的移位寄存器单元的实施例在工作时，
258.在第一阶段，input提供高电压，cb提供高电压，ck提供低电压，t3打开，input提供的高电压写入n1，t1打开，vgl写入n2，t6打开，n3的电位为高电压，t4关断，t7关断，t8关断，t9关断，t10关断，out输出的发光控制信号的电位维持为低电压；
259.在第二阶段，input提供高电压，cb提供低电压，ck提供高电压，t1关断，t3关断，t2关断，n2的电位维持为低电压，t6打开，t7打开，n4的电位为低电压，t4和t5打开，n1的电位为高电压，t9打开，t10关断，out输出vgh提供的第一高电压；
260.在第三阶段，input提供高电压，cb提供高电压，ck提供低电压，t1和t3都打开，n1的电位为高电压，n2的电位为vgl，t6打开，t5打开，t4关断，n3的电位为高电压，t7关断，t8关断，n4的电位维持为低电压，t9打开，t10关断，out输出vgh提供的第一高电压；
261.在第四阶段，input提供低电压，cb提供低电压，ck提供高电压，t1和t3都关断，n1的电位维持为高电压，t2关断，n2的电位维持为低电压，t6打开，t7打开，n4的电位为低电压，t9打开，t10关断，out输出vgh提供的第一高电压；
262.在第五阶段，input提供低电压，cb提供高电压，ck提供低电压，t1和t3都打开，n1的电位变为低电压，n2的电位为低电压，t8打开，n4的电位变为高电压，t9关断，t10打开，out输出vgl提供的第一低电压；
263.在第六阶段，input提供低电压，cb提供低电压，ck提供高电压，t1和t3都关断，n1的电位维持为低电压，t2打开，n2的电位变为高电压，t8打开，n4的电位变为高电压，t9关断，t10打开，out输出vgl提供的第一低电压。
264.本发明图12所示的移位寄存器单元的实施例与本发明图11所示的移位寄存器单元的实施例的区别在于：t9的源极与第二高电压线vghh电连接，t10的源极与第二低电压线vgll电连接，t8的源极与第一高电压线vgh电连接；
265.所述第二高电压线vghh用于提供第二高电压，所述第二低电压线vgll用于提供第二低电压，所述第一高电压线vgh用于提供第一高电压。
266.在本发明图12所示的移位寄存器单元的实施例中，t9电连接的第二高电压线vghh仅用于输出，并t10电连接的第二低电压线vgll也仅用于输出，vghh不与除了t9之外的其他晶体管电连接，vgll不与除了t10之外的其他晶体管电连接，从而能够使得vghh和vgll不受其他晶体管的干扰，保证输出的发光控制信号的稳定性。
267.在本发明至少一实施例中，第二高电压与第一高电压不同，第一高电压线vgh与第二高电压线vghh不同；第二低电压与第一低电压不同，第一低电压线vgl与第二低电压线vgll不同。
268.在本发明图12所示的移位寄存器单元的实施例中，所述第三电压线为第一低电压线，所述第四电压线和所述第五电压线都为第一高电压线，所述第一电压线为第二高电压线，所述第二电压线为第二低电压线。
269.本发明图12所示的移位寄存器单元的实施例在工作时，
270.在第一阶段，input提供高电压，cb提供高电压，ck提供低电压，t3打开，input提供的高电压写入n1，t1打开，vgl写入n2，t6打开，n3的电位为高电压，t4关断，t7关断，t8关断，t9关断，t10关断，out输出的发光控制信号的电位维持为低电压；
271.在第二阶段，input提供高电压，cb提供低电压，ck提供高电压，t1关断，t3关断，t2关断，n2的电位维持为低电压，t6打开，t7打开，n4的电位为低电压，t4和t5打开，n1的电位为高电压，t9打开，t10关断，out输出vghh提供的第二高电压；
272.在第三阶段，input提供高电压，cb提供高电压，ck提供低电压，t1和t3都打开，n1的电位为高电压，n2的电位为vgl，t6打开，t5打开，t4关断，n3的电位为高电压，t7关断，t8关断，n4的电位维持为低电压，t9打开，t10关断，out输出vghh提供的第二高电压；
273.在第四阶段，input提供低电压，cb提供低电压，ck提供高电压，t1和t3都关断，n1的电位维持为高电压，t2关断，n2的电位维持为低电压，t6打开，t7打开，n4的电位为低电
压，t9打开，t10关断，out输出vghh提供的第二高电压；
274.在第五阶段，input提供低电压，cb提供高电压，ck提供低电压，t1和t3都打开，n1的电位变为低电压，n2的电位为低电压，t8打开，n4的电位变为高电压，t9关断，t10打开，out输出vgll提供的第二低电压；
275.在第六阶段，input提供低电压，cb提供低电压，ck提供高电压，t1和t3都关断，n1的电位维持为低电压，t2打开，n2的电位变为高电压，t8打开，n4的电位变为高电压，t9关断，t10打开，out输出vgll提供的第二低电压。
276.本发明图13所示的移位寄存器单元的实施例与本发明图4所示的移位寄存器单元的实施例的区别在于：还包括第一隔离晶体管t12和第二隔离晶体管t11；
277.t11的栅极与第一低电压线vgl电连接，t12的栅极与第一低电压线vgl电连接；
278.t10的栅极与第一输出节点n1电连接，t10的栅极通过t12与第一隔离节点n01电连接；t8的栅极与n01电连接；t3的漏极与n01电连接；t2的栅极与n01电连接；
279.t12的源极与n01电连接，t12的漏极与n1电连接；
280.t6的栅极通过t11与第二节点n2电连接；t6的栅极与第二隔离节点n02电连接；
281.t11的源极与n2电连接，t11的漏极与n02电连接；
282.本发明图13所示的移位寄存器单元的实施例与本发明图4所示的移位寄存器单元的实施例的区别还在于：
283.t4的漏极与第二时钟信号线cb电连接，t4的栅极与n1电连接；
284.c1的第二极板与t4的源极电连接。
285.在图13所示的移位寄存器单元的实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
286.本发明如图13所示的移位寄存器单元的实施例在工作时，
287.通过增加t12，使得当n1的电位过低时，t12关断，不会影响n01的电位，提升电路的稳定性；
288.通过增加t11，使得当n02的电位过低时，t11关断，不会影响n2的电位，提升电路的稳定性；
289.通过改变t4的连接关系以及c2的连接关系，可以使得在input输入高电压信号，n1的电位为高电压时，t4关断，从而使得c2的第二极板不会与第二时钟信号端cb之间连通，使得n1的电位不会被第二时钟信号的电位的改变而影响，并可以在n1的电位为低电压时，通过打开t4，而使得c2的第二极板接入第二时钟信号，可以在第二时钟信号的电位由高电压跳变至低电压时，out可以输出更低的电压。如图14a所示，标号为j1的为显示基板，标号为a0的为显示区域，标号为b1的为第一边缘区域，标号为b2的为第二边缘区域。
290.在显示基板j1的显示区域a0可以设置有多条发光控制线、多条栅线和多条数据线，以及由所述多条栅线和所述多条数据线交叉限定的多个子像素；
291.在第一边缘区域b1和/或第二边缘区域b2可以设置有扫描驱动电路，所述扫描驱动电路包括多个本发明至少一实施例所述的移位寄存器单元；
292.所述扫描驱动电路包括的多个移位寄存器单元与所述多条发光控制线一一对应，每个所述移位寄存器单元与对应的发光控制线耦接，用于为对应的发光控制线提供发光控制信号。
293.在具体实施时，一所述发光控制线与相应行像素电路的发光控制端耦接。
294.可选的，所述显示基板还包括设置于所述基底上的多行像素电路；所述像素电路包括发光控制端；
295.所述扫描驱动电路包括的所述移位寄存器单元与所述行像素电路一一对应
296.所述移位寄存器单元的信号输出线与相应行像素电路的发光控制端耦接，用于为所述相应行像素电路的发光控制端提供发光控制信号。
297.在本公开至少一实施例中，所述像素电路可以设置于显示基板的有效显示区，所述扫描驱动电路可以设置于显示基板的边缘区域。
298.如图14b所示，标号为y1的为扫描驱动电路，标号为s11的为所述扫描驱动电路s1包括的第一级移位寄存器单元，标号为s12的为所述扫描驱动电路s1包括的第二级移位寄存器单元，标号为s1m-1的为所述扫描驱动电路s1包括的第m-1级移位寄存器单元，标号为s1m的为所述扫描驱动电路s1包括的第m级移位寄存器单元，m为大于3的整数；
299.在图14b中，标号为r1的为第一行像素电路，标号为r2的为第二行像素电路，标号为rm-1的为第m-1行像素电路，标号为rm的为第m行像素电路；
300.s11与r1相对应，s12与r2相对应，s1m-1与rm-1相对应，s1m与rm相对应；
301.s11为r1提供第一行发光控制信号，s12为r2提供第二行发光控制信号，s1m-1为r1m-1提供第m-1行发光控制信号，s1m为r1m提供第m行发光控制信号。
302.如图14b所示，在边缘区域，所述显示基板还可以包括栅极驱动电路，所述栅极驱动电路包括多级栅极驱动单元，所述栅极驱动单元与像素行也一一对应，用于为相应行像素提供相应的栅极驱动信号；
303.在图14b中，标号为y2的为栅极驱动电路，标号为s21的为栅极驱动电路包括的第一行栅极驱动单元，标号为s22的为栅极驱动电路包括的第二行栅极驱动单元，标号为s2m-1的为栅极驱动电路包括的第m-1行栅极驱动单元，标号为s2m的为栅极驱动电路包括的第m行栅极驱动单元。
304.如图14c所示，在图4所示的移位寄存器单元的实施例的基础上，增加了对各晶体管的电极的标号，以及，对各电容的极板的标号。
305.在图14c中，标号为g1的为t1的栅极，标号为s1的为t1的源极，标号为d1的为t1的漏极；标号为g2的为t2的栅极，标号为s2的为t2的源极，标号为d2的为t2的漏极；标号为g3的为t3的栅极，标号为s3的为t3的源极，标号为d3的为t3的漏极；标号为g4的为t4的栅极，标号为s4的为t4的源极，标号为d4的为t4的漏极；标号为g5的为t5的栅极，标号为s5的为t5的源极，标号为d5的为t5的漏极；标号为g6的为t6的栅极，标号为s6的为t6的源极，标号为d6的为t6的漏极；标号为g7的为t7的栅极，标号为s7的为t7的源极，标号为d7的为t7的漏极；标号为g8的为t8的栅极，标号为s8的为t8的源极，标号为d8的为t8的漏极；标号为g9的为t9的栅极，标号为s9的为t9的源极，标号为d9的为t9的漏极；标号为g10的为t10的栅极，标号为s10的为t10的源极，标号为d10的为t10的漏极；
306.标号为c1a的为c1的第一极板，标号为c1b的为c1的第二极板，标号为c2a的为c2的第一极板，标号为c2b的为c2的第二极板，标号为c3a的为c3的第一极板，标号为c3b的为c3的第二极板。
307.如图14c-图20所示，t1的源极s1与第二低电压线vgll电连接。
308.如图15-图20所示，所述第一晶体管t1的源极s1通过第一过孔h1与连接导电部l0电连接，所述连接导电部l0与所述第二低电压线vgll电连接，从而使得所述第一晶体管t1的源极s1与所述第二低电压线vgll电连接；所述第十晶体管t10的漏极d10与第一低电压线vgl电连接。
309.通过采用图15-图20所示的移位寄存器单元的布局，t10的漏极d10电连接的vgl仅用于输出，不需要提供第一低电压给t3的源极s3，不会受到其他晶体管的干扰，并且布线简单。
310.在图15中，标号为a1的为第一有源图形，标号为s1的为t1的源极，标号为d1的为t1的漏极；标号为s2的为t2的源极，标号为d2的为t2的漏极；标号为s3的为t3的源极，标号为d3的为t3的漏极；标号为s4的为t4的源极；标号为s5的为t5的源极；标号为s6的为t6的源极，标号为d6的为t6的漏极；标号为s7的为t7的源极，标号为d7的为t7的漏极；标号为s8的为t8的源极。
311.在图15-图20对应的实施例中，d7复用为t8的漏极，d3复用为t4的漏极，s4复用为t5的漏极，g2为双栅晶体管，但不以此为限。
312.在图16中，标号为g1的为t1的栅极，标号为g21的为t2的栅极包括的第一栅极图形，标号为g21的为t2的栅极包括的第二栅极图形；标号为g3的为t3的栅极，标号为g4的为t4的栅极，标号为g5的为t5的栅极，标号为g6的为t6的栅极，标号为g7的为t7的栅极，标号为g8的为t8的栅极，标号为g9的为t9的栅极，标号为g10的为t10的栅极；标号为c1a的为c1的第一极板，标号为c2a的为c2的第一极板，标号为c3a的为c3的第一极板。
313.在图17中，标号为input的为输入端，标号为out的为输出端，标号为c1b的为c1的第二极板，标号为c2b的为c2的第二极板，标号为c3b的为c3的第二极板。
314.在图18和图20中，标号为h1的为第一过孔。
315.在图19和图20中，标号为stv的为起始信号线，标号为ck的为第一时钟信号线，标号为cb的为第二时钟信号线，标号为vgll的为第二低电压线，标号为vgh的为第一高电压线，标号为vgl的为第一低电压线，标号为d91的为t9的漏极包括的第一电极图形，d92为t9的漏极包括的第二电极图形，标号为d10的为t10的漏极，标号为s9的为t9的源极，标号为s10的为t10的源极；标号为l0的为连接导电部。
316.在图20中，标号为s1的为t1的源极。
317.在图14c-图20所示的移位寄存器单元的实施例中，第一电压线、第四电压线和第五电压线都为第一高电压线vgh，所述第二电压线为第一低电压线vgl，所述第三电压线为第二低电压线vgll；
318.如图15-图20所示，所述第二低电压线vgll位于所述第一低电压线vgl远离显示区域的一侧；所述第一高电压线vgh位于所述第一低电压线vgl和所述第二低电压线vgll之间，所述第一高电压线vgh在所述基底上的正投影与所述移位寄存器单元在所述基底上的正投影至少部分重叠；
319.所述第一时钟信号线ck和所述第二时钟信号线cb设置于所述第二低电压线vgll远离所述显示区域的一侧；所述第一时钟信号线ck与所述第二时钟信号线cb并排且紧邻设置；
320.所述移位寄存器单元位于所述第一时钟信号线ck与所述第一低电压线vgl之间；
321.所述移位寄存器单元中的输出电路位于所述第一低电压线vgl与所述第一高电压线vgh之间。
322.在具体实施时，在图14c-图20所示的实施例中，ck与cb的位置也可以互换。
323.在图14c至图20所示的实施例中，vgh、vgl、vgll、ck和cb都沿竖直方向延伸，但不以此为限。
324.在图14c至图20所示的实施例中，输出电路包括的第九晶体管t9和第十晶体管t10可以位于高电压线vgh和低电压线vgl之间。
325.在14c至图20所示的实施例中，由于t9与vgh电连接，t10与vgl电连接，因此将t9和t10设置于vgh与vgl之间，并利用在纵向上相邻的移位寄存器单元包括的第十晶体管之间的空间，以设置输出端out，以使得t9和t10设置于vgh与vgl之间，并vgh与输出电路(所述输出电路包括t9和t10)之间未设置其他信号线和其他晶体管包括的部件，vgl与所述输出电路之间未设置其他信号线和其他晶体管包括的部件，收窄vgh到t9和t10的距离，并收窄vgl到t9和t10的距离，使得移位寄存器单元的横向宽度得到缩减。
326.如图21所示，在图12所示的移位寄存器单元的实施例的基础上，增加了对各晶体管的电极的标号，以及，对各电容的极板的标号。
327.在图21中，标号为g1的为t1的栅极，标号为s1的为t1的源极，标号为d1的为t1的漏极；标号为g2的为t2的栅极，标号为s2的为t2的源极，标号为d2的为t2的漏极；标号为g3的为t3的栅极，标号为s3的为t3的源极，标号为d3的为t3的漏极；标号为g4的为t4的栅极，标号为s4的为t4的源极，标号为d4的为t4的漏极；标号为g5的为t5的栅极，标号为s5的为t5的源极，标号为d5的为t5的漏极；标号为g6的为t6的栅极，标号为s6的为t6的源极，标号为d6的为t6的漏极；标号为g7的为t7的栅极，标号为s7的为t7的源极，标号为d7的为t7的漏极；标号为g8的为t8的栅极，标号为s8的为t8的源极，标号为d8的为t8的漏极；标号为g9的为t9的栅极，标号为s9的为t9的源极，标号为d9的为t9的漏极；标号为g10的为t10的栅极，标号为s10的为t10的源极，标号为d10的为t10的漏极；
328.标号为c1a的为c1的第一极板，标号为c1b的为c1的第二极板，标号为c2a的为c2的第一极板，标号为c2b的为c2的第二极板，标号为c3a的为c3的第一极板，标号为c3b的为c3的第二极板。
329.如图26所示，t9的源极s9与第二高电压线vghh电连接，t10的漏极d10与第二低电压线vgll电连接。
330.通过采用图22-图27所示的移位寄存器单元的布局，t9电连接的第二高电压线vghh仅用于输出，并t10电连接的第二低电压线vgll也仅用于输出，vghh不与除了t9之外的其他晶体管电连接，vgll不与除了t10之外的其他晶体管电连接，从而能够使得vghh和vgll不受其他晶体管的干扰，保证输出的发光控制信号的稳定性。
331.在图22中，标号为a1的为第一有源图形，标号为s1的为t1的源极，标号为d1的为t1的漏极；标号为s2的为t2的源极，标号为d2的为t2的漏极；标号为s3的为t3的源极，标号为d3的为t3的漏极；标号为s4的为t4的源极；标号为s5的为t5的源极；标号为s6的为t6的源极，标号为d6的为t6的漏极；标号为s7的为t7的源极，标号为d7的为t7的漏极；标号为s8的为t8的源极。
332.在图22-图27对应的实施例中，d7复用为t8的漏极，d3复用为t4的漏极，s4复用为
t5的漏极，g2为双栅晶体管，但不以此为限。
333.在图23中，标号为g1的为t1的栅极，标号为g21的为t2的栅极包括的第一栅极图形，标号为g21的为t2的栅极包括的第二栅极图形；标号为g3的为t3的栅极，标号为g4的为t4的栅极，标号为g5的为t5的栅极，标号为g6的为t6的栅极，标号为g7的为t7的栅极，标号为g8的为t8的栅极，标号为g9的为t9的栅极，标号为g10的为t10的栅极；标号为c1a的为c1的第一极板，标号为c2a的为c2的第一极板，标号为c3a的为c3的第一极板。
334.在图24中，标号为input的为输入端，标号为out的为输出端，标号为c1b的为c1的第二极板，标号为c2b的为c2的第二极板，标号为c3b的为c3的第二极板。
335.在图26中，标号为d91的为t9的漏极包括的第一电极图形，d92为t9的漏极包括的第二电极图形，标号为d10的为t10的漏极，标号为s9的为t9的源极，标号为s10的为t10的源极。
336.在图26和图27中，标号为stv的为起始信号线，标号为ck的为第一时钟信号线，标号为cb的为第二时钟信号线，标号为vghh的为第二高电压线，标号为vgll的为第二低电压线，标号为vgh的为第一高电压线，标号为vgl的为第一低电压线。
337.在图21-图27所示的移位寄存器单元的实施例中，所述第三电压线为第一低电压线，所述第四电压线和所述第五电压线都为第一高电压线，所述第一电压线为第二高电压线，所述第二电压线为第二低电压线。
338.如图22-图27所示，所述第一低电压线vgl位于所述第二低电压线vgll远离显示区域的一侧，所述第一高电压线vgh和所述第二高电压线vghh位于所述第一低电压线vgl和所述第二低电压线vgll之间；
339.所述第一高电压线vgh在所述基底上的正投影与所述移位寄存器单元在所述基底上的正投影至少部分重叠，所述第二高电压线vghh在所述基底上的正投影与所述移位寄存器单元在所述基底上的正投影至少部分重叠；
340.所述第一高电压线vgh位于所述第二高电压线vghh远离所述第二低电压线的一侧；所述第一高电压线vgh与所述第二高电压线vghh并排且紧邻设置；
341.所述第一时钟信号线ck和所述第二时钟信号线cb设置于所述第一低电压线vgl远离所述显示区域的一侧；所述第一时钟信号线ck与所述第二时钟信号线cb并排且紧邻设置；所述移位寄存器单元位于所述第一时钟信号线ck与所述第二低电压线vgll之间。
342.在图21至图27所示的实施例中，vgh、vghh、vgl、vgll、ck和cb都沿竖直方向延伸，但不以此为限。
343.在图21-图27所示的移位寄存器单元的实施例中，所述移位寄存器单元中的输出电路位于所述第二低电压线vgll与所述第二高电压线vghh之间；由于t9与高电压线vghh电连接，t10与低电压线vgll电连接，因此将t9和t10设置于vghh与vgll之间，并利用在纵向上相邻的移位寄存器单元包括的第十晶体管之间的空间，以设置输出端out，以使得t9和t10设置于vghh与vgll之间，并vghh与输出电路(所述输出电路包括t9和t10)之间未设置其他信号线和其他晶体管包括的部件，vgll与所述输出电路之间未设置其他信号线和其他晶体管包括的部件，收窄vghh到t9和t10的距离，并收窄vgll到t9和t10的距离，使得移位寄存器单元的横向宽度得到缩减。
344.本发明实施例所述的显示基板包括设置于基底上的扫描驱动电路和显示区域，所
述扫描驱动电路设置于所述基底上的边缘区域；所述扫描驱动电路包括多个上述的移位寄存器单元，所述扫描驱动电路还包括第一电压线、第二电压线、第三电压线、第四电压线、第五电压线、第一时钟信号线和第二时钟信号线，所述第一电压线、所述第二电压线、所述第三电压线、所述第四电压线、所述第五电压线、所述第一时钟信号线和所述第二时钟信号线都沿着第一方向延伸；
345.所述显示区域包括至少一个驱动晶体管，所述驱动晶体管被配置为驱动发光元件进行显示。
346.在本发明实施例所述的显示基板中，扫描驱动电路可以设置于基底上的边缘区域；所述扫描驱动电路还包括第一电压线、第二电压线、第三电压线、第四电压线、第五电压线、第一时钟信号线和第二时钟信号线，所述第一电压线、所述第二电压线、所述第三电压线、所述第四电压线、所述第五电压线、所述第一时钟信号线和所述第二时钟信号线都沿着第一方向延伸；所述第一方向可以为数据线延伸的方向(在图19和图26中，所述第一方向可以为竖直方向)，但不以此为限。
347.可选的，第一电压线、第四电压线和第五电压线都为第一高电压线，所述第二电压线为第一低电压线，所述第三电压线为第二低电压线；
348.所述第二低电压线位于所述第一低电压线远离所述显示区域的一侧；所述第一高电压线位于所述第一低电压线和所述第二低电压线之间，所述第一高电压线在所述基底上的正投影与所述移位寄存器单元在所述基底上的正投影至少部分重叠。
349.在本发明至少一实施例中，第一电压线、第四电压线和第五电压线可以为同一电压线，第一高电压线设置于第一低电压线和第二低电压线之间，以便于移位寄存器单元包括的各晶体管和各电容能够方便的与各电压线电连接。
350.在具体实施时，所述第一时钟信号线和所述第二时钟信号线设置于所述第二低电压线远离所述显示区域的一侧；
351.所述移位寄存器单元位于所述第一时钟信号线与所述第一低电压线之间；
352.所述移位寄存器单元中的输出电路位于所述第一低电压线与所述第一高电压线之间。
353.可选的，所述第一电压线为第二高电压线，所述第二电压线为第二低电压线，所述第三电压线为第一低电压线，所述第四电压线和所述第五电压线都为第一高电压线；
354.所述第一低电压线位于所述第二低电压线远离所述显示区域的一侧，所述第一高电压线和所述第二高电压线位于所述第一低电压线和所述第二低电压线之间。
355.在本发明至少一实施例中，所述第四电压线和所述第五电压线可以为同一电压线，所述第一高电压线和所述第二高电压线位于所述第一低电压线和所述第二低电压线之间，以便于移位寄存器单元包括的各晶体管和各电容能够方便的与各电压线电连接。
356.在具体实施时，所述第一高电压线在所述基底上的正投影与所述移位寄存器单元在所述基底上的正投影至少部分重叠，所述第二高电压线在所述基底上的正投影与所述移位寄存器单元在所述基底上的正投影至少部分重叠；
357.所述第一高电压线位于所述第二高电压线远离所述第二低电压线的一侧。
358.在本发明至少一实施例中，所述移位寄存器单元中的输出电路位于所述第二低电压线与所述第二高电压线之间；
359.所述第一时钟信号线和所述第二时钟信号线设置于所述第一低电压线远离所述显示区域的一侧；所述移位寄存器单元位于所述第一时钟信号线与所述第二低电压线之间。
360.本发明实施例所述的扫描驱动电路包括多级上述的移位寄存器单元。
361.本发明实施例所述的显示装置包括上述的扫描驱动电路。
362.本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
363.以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。