磁阻式随机存取存储器器件及其形成方法与流程

1.本发明的实施例涉及一种mram器件及其形成方法。


背景技术：

2.磁阻式随机存取存储器(“mram”)是一种有前途的非易失性数据存储技术。mram存储单元的核心(或“位”)为磁隧道结(“mtj”)，其中，介电层夹在磁性固定层(“参考层”)与零磁层(“自由层”)之间，零磁层(“自由层”)的磁化方向可以改变。由于隧道磁阻效应，参考层与自由层之间的电阻值随着自由层中的磁化方向转换而改变。平行充磁(“p状态”)产生较低电阻，而反平行磁化(“ap状态”)产生较高电阻。电阻值的两个状态被视为两个逻辑状态“1”或“0”，这两个逻辑状态“1”或“0”被存储在mram单元中。
3.在自旋转移矩mram(“stt
‑
mram”)单元中，应用写入电流同时使其穿过整个mtj，即，参考层，介电层和自由层，写入电流通过自旋转移矩效应设置自由层的磁化方向。也就是说，写入电流穿过与mram的读路径相同的路径。在自旋轨道移矩mram(“sot
‑
mram”)单元中，mtj结构位于具有自旋轨道相互作用的重金属层上。自由层与重金属层直接接触。在自旋轨道耦合效应下，通过重金属层注入的平面内电流产生自旋扭矩，自旋轨道耦合效应通常包括拉什巴(rashba)效应和自旋霍尔效应(“she效应”)中的一个或多个。写入电流不穿过垂直mtj。相反，写入电流穿过重金属层。通过自旋轨道移矩效应设置自由层的磁化方向。更具体地，当电流被注入到重金属层中的平面内时，自旋轨道耦合产生正交自旋电流并且在自由层中产生磁化反转，正交自旋电流产生自旋扭矩。


技术实现要素：

4.根据本发明的实施例的一个方面，提供了一种mram器件，包括：下部导电电极；反铁磁层，布置在所述下部导电电极上方；磁隧道结(mtj)，布置在所述反铁磁层上方，所述mtj包括磁固定层、设置在所述磁固定层上方的介电势垒层和设置在所述介电势垒层上方的零磁层；第一通孔结构，连接至所述下部导电电极且位于所述下部导电电极下方，第一通孔结构由第一介电层围绕；以及金属跳线结构，连接至所述第一通孔结构且位于所述第一通孔结构下方，所述金属跳线结构由第二介电层围绕。
5.根据本发明的实施例的另一个方面，提供了一种mram器件，包括：第一mram单元，包括：第一下部导电电极；第一磁隧道结(mtj)，布置在所述第一下部导电电极上方，所述第一mtj包括第一磁固定层、设置在所述第一磁固定层上方的第一介电势垒层和设置在所述第一介电势垒层上方的第一零磁层；和第一通孔结构，连接至所述第一下部导电电极且位于所述第一下部导电电极下方，所述第一通孔结构由第一介电层围绕；第二mrma单元，包括：第二下部导电电极；第二磁隧道结(mtj)，布置在所述第二下部导电电极上方，所述第二mtj包括第二磁固定层、设置在所述第二磁固定层上方的第二介电势垒层和设置在所述第二介电势垒层上方的第二零磁层；和第二通孔结构，连接至所述第二下部导电电极且位于所述第二下部导电电极下方，所述第二通孔结构由所述第一介电层围绕；以及介电体，横向
地布置在所述第一下部导电电极与所述第二下部导电电极之间，所述介电体垂直地延伸穿过所述第一介电层。
6.根据本发明的实施例的又一个方面，提供了一种形成mram器件的方法，包括：在晶圆上方的第一介电层中形成导电跳线结构，所述晶圆包括晶体管和位于所述晶体管上方的多个金属化层级；在所述第一介电层上方的第二介电层中形成位于所述导电跳线结构上方的第一通孔结构，所述第二介电层具有不同于所述第一介电层的介电材料；在所述第一通孔结构上方形成多层第一堆叠件。所述多层第一堆叠件包括：下部电极；反铁磁层，位于所述下部电极层上方；磁固定层，位于所述反铁磁层上方；介电势垒层，设置在所述磁固定层上方；和零磁层，设置在所述介电势垒层上方。以及，使用离子束刻蚀一起图案化所述多层第一堆叠件，所述离子束刻蚀形成延伸穿过所述第二介电层的凹槽；以及形成填充所述凹槽的第三介电层。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。在附图中，除非在上下文中另外说明，相同的参考标记表示类似的元件或行动。附图中元件的大小及相对位置未必按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1是根据本发明的示例性实施例的示例性mram结构。
9.图2是根据本发明的示例性实施例的示例性mram单元。
10.图3a至图3e根据本发明的示例性实施例示出第一制造工艺的各种阶段期间的晶圆；以及
11.图4a至图4m根据本发明的示例性实施例示出第二制造工艺的各种阶段期间的晶圆。
具体实施方式
12.以下公开内容提供了许多不同的实施例或示例，用于实施所述主题的不同特征。以下将描述元件和布置的具体示例以简化本描述。当然，这些仅是示例，并非旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可在多个示例中重复参考数字和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
13.而且，为了便于描述，在此可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以类似地作出相应的解释。
14.在以下详细描述中，阐述了一定具体细节以便提供对本发明的各种实施例的透彻理解。然而，本领域技术人员将了解可在没有这些具体细节的情况下实践本发明。在其他实
例中，未详细描述与电子元件及其制造技术相关的公知结构以避免不必要地使得对本发明的实施例的描述变得晦涩。
15.除非上下文另外需要，贯穿说明书和随后的权利要求书，单词“包括”及其变型，诸如，“包括”和“包括有”应理解为开放式的，也就是说，应解释为“包括但不限于”。
16.使用顺序，诸如，第一、第二和第三，并不意味着排名式顺序，而是仅可在行为或结构的多个实例之间进行区分。
17.在本说明书中对“一个实施例”或“实施例”的参考意味着结合实施例描述的特定特征、结构或特性包含在至少一个实施例中。因此，在说明书中不同位置出现的“在一实施例中”或“在实施例中”等短语指的不一定是同一实施例。此外，所述特定特征、结构或特性可以任意合适方式包含在一个或多个实施例中。
18.正如在本说明书和所附的权利要求中所用的，单数形式“a”、“an”和“the”包含复数指代物，除非上下文另有明确规定。还应当注意的是，术语“或者”通常用于语义包括“和/或”，除非上下文另有明确规定。
19.根据本文描述的实施例的当前技术实现相对较薄的底部电极通孔(“beva”)和围绕beva的对应的相对较薄的介电层。集成电路(ic)芯片的逻辑区域包括用于beva的相对较薄的介电层，该介电层包括不同于其他层间介电(“ild”)层的介电材料。用于beva的相对较薄的介电层也会让mtj区域上的制造工艺和逻辑区域上的制造工艺的集成更容易。
20.mtj结构形成在后道工序(beol)中并且在一个或多个金属化层上方。多个mtj材料层全面形成在mtj区域和逻辑区域上并且在beva的底部电极(“be”)层和ild上方。尽管beva仅形成在在mtj区域中而非逻辑区域中，但是用于beva的ild全面形成在mtj区域和逻辑区域上方。用于beva的ild下方的金属化层可以包括金属配线或设置有高密度的其他金属部件。公开的附加跳线采用用于beva的ild下方的一个或多个附加跳线结构。由于附加跳线结构，在从mtj层形成mtj结构中为ibe工艺提供更多空间余量，这在mtj材料与金属化层之间具有低选择性。具体地，当ibe工艺阳刻mtj材料以形成mtj结构的侧壁时，ibe工艺也阳刻mtj结构下方的多个层的部分。一个或多个附加跳线结构在mtj结构与mtj结构下方的金属化层之间提供更多空间或距离，从而使得ibe工艺将不会损坏形成在金属化层中并且mtj结构下方的部件，出于描述目的，该部件被称为“目标部件”。一个或多个附加跳线结构也被包括在逻辑区域中。通过一个或多个附加跳线结构启用的附加空间，beva和用于beva的ild可以被制作得相对较薄。
21.在一实施例中，附加跳线结构形成在附加ild层中。ibe工艺形成的凹槽垂直地延伸穿过beva的介电层或围绕beva的介电层，并且部分地延伸至附加ild层中。凹槽不会延伸穿过附加跳线结构的附加ild层并且在到达附加ild层的底面前停止延伸。
22.图1示出了示例性集成电路(“ic”)100的部分。ic 100包括第一部分110，第一部分110具有多个mram单元，所示mram单元112、114起解释说明的作用。ic 100还包括第二部分120，第二部分120具有来自mram单元的其他元件(未在图1中示出)，例如，逻辑电路元件。图1示出ic电路100的beol层和结构。mram单元112、114形成在beol工艺中并且ild层122中的目标部件116、118上方。在一实施例中，目标部件116、118为金属化部件，比如金属互连结构或金属丝结构。mram单元112、114的每一个都分别包括mtj结构124、126。mtj结构124、126每一个都分别与下部电极(“be”)128、130和顶部电极(“te”)132、134垂直地相邻。互连结构，
例如，连接通孔，136、138，分别将be 128、130连接至金属化部件，例如，下文的目标部件116、118。具体地，一个或多个跳线结构139、141垂直地位于互连结构136、138与目标部件116、118之间。跳线结构139、141分别通过互连结构143、145连接至目标部件116、118。跳线结构139、141为离散结构。在一实施例中，跳线结构139、141包括与各种金属化层级中目标部件116、118相同的导电材料。跳线结构139、141包括与互连结构136、138不同的导电材料。
23.介电体140与mram单元112、114相邻，垂直地延伸穿过beva 136的介电层142并且延伸至另一个ild层144中，另一个ild层144紧挨介电层142下方并且紧挨目标部件116、118的ild层122上方。介电体140没有延伸至目标部件116、118的介电层122中。
24.在一实施例中，be 128、130包括导电氮化物，导电氮化物的磁性适用于各个mtj结构124、126的操作。例如，be 128、130的导电氮化物材料不会影响mtj结构124、126的固定层磁极化的固定。在一实施例中，be 128、130为tan和tin中的一个或多个。beva 136包括与be 128、130的电磁特性匹配的材料。在一实施例中，beva 136为tin。在一些实施例中，beva 136还包括ta和tan中的一个或多个构成的势垒层或衬层137，势垒层或衬层137阻止tin材料渗透进入到周围的介电层142中。介电层142包括与beva结构136的材料适合搭配的sro、teos或其他介电材料。介电体140包括不同于ild层144、122和介电层142的介电材料。在一实施例中，介电体140的介电材料具有高间隙填充性能。例如，介电体140是为其间隙填充性能的高密度等离子体(“hdp”)电介质和高纵横比工艺(“harp”)电介质。
25.在一实施例中，ild层144、122和介电层142全局地形成在ic 100的晶圆表面上方。也就是说，第一部分110和第二部分120上的介电层144、122、142分别为相同层的部分。在一实施例中，蚀刻停止层146位于相邻介电层之间。蚀刻停止层146包括不同于介电层142、122、144的介电材料。在一实施例中，蚀刻停止层146为碳化硅“sic”。
26.mram单元112的描述也应用于mram单元114。介电体140侧向地位于mram单元112、114各自的be 128与be 130之间。介电体140垂直地延伸穿过介电层142并且部分地延伸进入到跳线结构139、141的介电层144中。
27.图2示出示例性mram单元112。参考图2，mram单元112包括下部导电电极128。反铁磁层204被设置在下部导电电极128上方，并且固定磁层206被设置在反铁磁层204上方。反铁磁层204包括带有强交换耦合的材料，该材料具有带有磁矩的原子，原子与指向相反方向的自旋件对齐在规则图案中。强交换耦合允许反铁磁层204固定(即，固定)固定磁层206的磁极化，从而防止固定磁层206的磁极化转换，例如，在mram单元112写入操作过程中。从某种程度上说，固定磁层206也被称为mtj结构124的固定层206。在一些实施例中，合成反铁磁(saf)层(出于简化目的，未被示出)可以被布置在反铁磁层204与固定磁层206之间。
28.在mtj结构124中，固定磁层206通过介电势垒层208与自由磁性层210分离。自由磁性层210或自由层210包括磁极化，磁极化能够关于固定磁层206的磁极化在平行配置与反平行配置之间进行转换。上部导电电极或顶部电极132被布置在自由磁性层210上方。可选地，例如，氮化硅(sin)制成的介电帽盖或间隔层212被设置在mram单元112周围。间隔层212也可以是碳化物(sic)、二氧化硅(sio2)、氮氧化硅(sion)、碳氧化硅(sioc)和/或低k介电材料。
29.固定磁层206、介电势垒层208和自由磁性层210形成磁隧道结(mtj)124。在mtj 124中，根据下部导电电极128与上部导电电极132之间的差分电压的应用，电子可以在介电
势垒层208中进行隧道传导。由于电子在介电势垒层208中进行隧道传导，自由磁性层210的磁极化可以改变，从而改变mtj124的电阻值。例如，如果自由磁性层210的极性对准固定磁层206的极性，那么mtj 124具有与第一数据状态，例如，逻辑“0”，相对应的第一电阻值。如果自由磁性层210的极性未对准固定磁层206的极性，那么mtj 124具有与第二数据状态，例如，逻辑“1”，相对应的第二电阻值。
30.通孔220被布置在上部导电电极132的上部上面。通孔220被配置为将上部导电电极132连接至附加后道工序(beol)金属化层，例如，金属丝。
31.在一些实施例中，下部导电电极或底部导电电极128可以包括氮化钛(tin)、氮化钽(tan)、钛(ti)和/或钽(ta)。在一些实施例中，下部导电电极128可以具有约10nm与约100nm之间范围内的厚度。在一些实施例中，反铁磁层204可以包括铱锰(irmn)、铁锰(femn)、钌锰(rumn)和/或铂钯锰(pdptmn)。在一些实施例中，固定磁层206可以包含钴(co)、铁(fe)、硼(b)和/或钌(ru)。在一些实施例中，固定磁层206可以具有约5nm与约10nm之间范围内的厚度。
32.在一些实施例中，介电势垒层208可以包括氧化镁(mgo)和/或氧化铝(al2o3)，并且具有约0.5nm与约2nm之间范围内的厚度。在一些实施例中，自由磁性层210可以包括钴(co)、铁(fe)和硼(b)中的一种或多种，并且具有约1nm与约3nm之间范围内的厚度。
33.在一些实施例中，上部导电电极132可以包括氮化钛(tin)、氮化钽(tan)、钛(ti)和/或钽(ta)。
34.在一些实施例中，自由磁性层210、介电势垒层208、固定磁层206、反铁磁层204和下部导电电极128的截面图(在x
‑
z平面内)基本上为锐角梯形，无论是单个还是成组形式。自由磁性层210、介电势垒层208、固定磁层206、反铁磁层204和下部导电电极128的宽度在z轴上沿着向下方向保持增长。该锐角梯形横截面形状是用于形成mram单元112的侧壁230的ibe工艺的产物。换而言之，自由磁性层210、介电势垒层208、固定磁层206、反铁磁层204和下部导电电极128具有基本上对齐并且倾斜的侧壁。
35.图3a至图3e示出了形成ic 100、mram单元112或其他半导体结构的各种制造阶段中的晶圆300。参考图3a，接受晶圆300。晶圆300包括半导体主体302。半导体主体302可以是，例如，体半导体衬底，诸如，体硅衬底或绝缘体上硅(soi)衬底。一个或多个选择晶体管304被设置在半导体主体302中。在一些实施例中，一个或多个选择晶体管304被布置在隔离区域305(例如，浅槽隔离(sti)区域)之间。
36.在一些实施例中，一个或多个选择晶体管304可以包括金属氧化硅场效应晶体管(mosfet)器件。在此类实施例中，一个或多个选择晶体管304分别包括通过沟道区307分离的源极区306和漏极区308。源极区306包括第一掺杂类型(例如，n型掺杂剂)，沟道区307包括不同于第一掺杂类型的第二掺杂类型，并且漏极区308包括第一掺杂类型。在一些实施例中，第一掺杂类型包括n型掺杂，而在其他实施例中，第一掺杂类型包括p型掺杂。包括通过栅极氧化物层309与沟道区307分离的栅电极311的栅极结构310被配置为控制源极区306与漏极区308之间的电荷载流子的流动。在各种实施例中，栅极结构310可以包括掺杂多晶硅材料或金属材料(例如，tin、al等)。在一些实施例中，侧壁间隔件312(例如，sin间隔件)可以被布置在栅电极311的相对侧。
37.后道工序(beol)金属堆叠件被布置在半导体主体302上方。beol金属堆叠件包括
第一接触件314a，第一接触件314a被配置为将源极区306连接至用作源极线的第一金属丝层315。beol金属堆叠件还包括多个金属互连层，金属互连层连接至漏极区308、栅极或其他终端。在一些实施例中，多个金属互连层可以包括一个或多个金属接触件314b和314c，金属接触件314b和314c被布置在第一层间介电(ild)层316a中并且被配置为将漏极区308电耦合至第一金属丝层318a，第一金属丝层318a被布置在第二ild层316b中。例如，源极线315也被布置在第二ild层316b中。形成在第二ild层316b中的金属部件318a、315也被称为第一金属化层级。
38.多个金属互连层还可包括第一金属通孔层320a，第一金属通孔层320a被布置在第三ild层316c中并且被配置为将第一金属丝层318a电耦合至被布置在第三ild层316c中的第二金属丝层318b。形成在第三ild层316c中的金属部件，例如，318b，也被称为第二金属化层级。
39.图1的一个或多个mram单元112、114可以形成在晶圆300上方。在一些实施例中，层间介电(ild)层316(316a、316b、316c)被，例如，sin或sic，构成的蚀刻停止层324分离。
40.ild层316a、316b、316c中的金属互连层320a、314b、314a、314c和金属丝318a、315、318b为目标部件以免受ibe工艺的损坏。图3a仅示出形成在第二ild 316b中的第一金属化层级上方的一个第三ild层316c，仅出于说明性目的。应理解的是，可以在第二il层316b上方形成多个金属化层级，并且那些金属化层级中的金属部件为目标部件以免受ibe工艺的损坏。
41.在图3b中，辅助金属跳线结构318c形成在辅助ild层316d中并且第三ild层316c上方。跳线结构318c通过互连通孔320b连接至金属丝318b。为了在晶圆300上的金属丝318b与形成在其上方的mram单元112、114之间提供辅助垂直距离，形成跳线结构318c和互连通孔320b。在一实施例中，由与金属丝318b、通孔层320a和第三ild 316c相同工艺和材料形成跳线结构318c、互连通孔320b和ild 316d。例如，跳线结构318c和互连通孔320b为铜(cu)、铝(al)、钨(w)或钴(co)。例如，可以用薄膜工艺，例如，化学气相沉积(cvd)或物理气相沉积(pvd)工艺或其他合适的薄膜工艺，形成辅助ild层316d。可以通过镶嵌工艺形成通孔320b。也可以使用金属沉积和图案化工艺，比如，镶嵌工艺或剥离工艺，在通孔320b上方形成和图案化跳线结构318c。
42.在图3c中，beva通孔结构322形成在介电层326中并且辅助ild层316d上方。beva通孔结构322包括不同于通孔层或结构314b、320a、320b的材料。在一实施例中，beva通孔结构322为tin。介电层326为不同于ild层316(316a、316b、316c、316d)的介电材料并且为适用于，例如，tin，构成的beva通孔结构322沉积的材料。在一实施例中，介电层326为sro和teos中的一个或多个。在一实施例中，势垒层328形成在beva通孔结构322与周围介电层326之间。在一实施例中，势垒层328为ta和tan中的一个或多个。势垒层328阻止tin元件渗透到周围介电层326中。
43.在一些实施例中，蚀刻停止层324a、324b、324c、324d分别位于ild层316a、316b、316c、316d与介电层326之间。在一些实施例中，蚀刻停止层324a、324b、324c、324d为sic或其他合适的介电材料。
44.在图3d中，mram层的堆叠件330形成在介电层326上方。mram堆叠件330具有被布置在下部导电电极层332与上部电极层334之间的磁隧道结(mtj)。mtj包括反铁磁层336、固定
磁层340、介电势垒层342和自由磁性层344。
45.在图3e中，执行第一蚀刻工艺350以根据第一掩蔽层352图案化上部电极层334，以分别针对mram单元112、114形成上部导电电极结构354、356。
46.图4a至图4m示出使用ibe工艺在由图3a至图3e制作的晶圆300或其他晶圆上进一步形成mram单元112、114。
47.在图4a中，接受示例性晶圆400。示例性晶圆400可以是与图3a至图3e工艺之后的晶圆300相同的晶圆。示例性晶圆400被示出为具有用于mram单元的第一区域402和其他电路元件，例如，逻辑元件，的第二区域404。
48.图4a示出跳线结构418、420的两个层级分别形成在两个辅助ild层422、424中并且在beva通孔结构322下方。跳线结构418、420的两个层级还增加mram堆叠件330与辅助ild层422、424下方的目标部件，例如，图3d中的目标部件318b，之间的距离。
49.mtj堆叠件330也全局地形成在逻辑区域404上。图案化自逻辑区域404移除层334并且暴露mtj区域402和逻辑区域404二者上的自由磁性层344，被上部电极354、356覆盖的部分除外。
50.在图4b中，蚀刻停止层410全局地形成在晶圆300上方。蚀刻停止层410被配置为停止ibe蚀刻。在一个示例中，蚀刻停止层410为sic。形成掩模层412以覆盖逻辑区域404。
51.在图4c中，使用掩模层412图案化蚀刻停止层410，从而使得第一区域402从图案化的蚀刻停止层410中暴露出来，并且图案化的蚀刻停止层410覆盖晶圆400的第二区域404。
52.在图4d中，执行ibe工艺430以图案化第一区域402中的mram堆叠件330，同时蚀刻停止层410覆盖第二区域404。具体地，通过ibe工艺形成mtj结构的侧壁230。而且，由于ibe工艺的低选择性，凹槽440与侧壁230邻近形成，并且凹槽440形成在下部导电电极332、介电层326、辅助ild层422a甚至辅助ild层424中。凹槽440延伸穿过beva通孔322的介电层326并且进入到辅助ild层422中。凹槽440在延伸进入到目标部件形成在其中的金属化层级中前停止在辅助ild层422或424中的一个点处。例如，凹槽440不会延伸进入到丝318b定位其中的第三ild层316c中。
53.如图4e所示，进行ibe工艺后，自第二区域404移除蚀刻停止层410。在一些示例中，蚀刻停止层410的移除也可以移除形成在第二区域404上的介电层326的部分。
54.在图4f中，形成间隙填充介电层450以填充凹槽440。在一实施例中，间隙填充介电层450是为其间隙填充性能的高密度等离子体(“hdp”)电介质或高纵横比工艺(harp)电介质。在一些实施例中，由于mtj结构112、114的形状，间隙填充介电层450可以包括mtj结构112、114上方的突出部分。在一些实施例中，第二区域404中的间隙填充介电层450的顶面452位于mtj结构112、114顶面454下方。例如，sin，构成的cmp停止层456全局地形成在间隙填充介电层450上方。
55.在图4g中，在晶圆300上执行cmp或其他抛光工艺458，同时移除第一区域402中的cmp停止层456的部分和间隙填充介电层450的部分。控制cmp工序458从而使得第一区域402中的剩余间隙填充介电层450仍封装mtj结构112、114。在一些实施例中，cmp工序458之后，将保留第二区域404中的间隙填充介电层450和cmp停止层456的至少一部分。
56.在图4h和图4i中，例如，通过用被掩模459覆盖的第一区域402进行蚀刻，来移除第二区域404中的剩余cmp停止层456。
57.在图4j中，图案化间隙填充介电层450以在晶圆400上方进一步执行金属化工艺。例如，如图4j所示出，选择性地移除第二区域404中的间隙填充介电层450，而第一区域402中的剩余间隙填充介电层450仍然封装mtj结构112、114。
58.在图4k中，类似于辅助ild层422、424的ild层460全局地形成在晶圆300上方。在一些实施例中，第二区域404中的ild层460的上表面462高于仍然封装mtj结构112、114的间隙填充介电层450的上表面464。在第一区域402中，掩模层466形成在第二区域404中的ild层460上方。
59.在图4l中，使第一区域402中的ild层460变薄至与第二区域404中的ild层460上表面462基本上相同的层级。
60.辅助ild层422、424提供额外空间和距离以容纳凹槽440。由此，保护辅助ild层422、424下方的金属化层级中的目标部件以免受ibe工艺的损坏。ibe工艺确保了mtj结构112、114的侧壁230不会被传统电感耦合等离子体(icp)蚀刻，比如反应离子蚀刻(rie)，的化学反应损坏。
61.在图4m中，连接结构470形成在第一区域402中，同时接触mtj结构112、114，并且互连结构，例如，跳线结构或连接岛结构480，形成在第二区域404中。第一区域402中的部件470和第二区域中的部件480基本上在同一层级。因此，可以在第一区域402和第二区域404二者上执行集成工序，例如，用于逻辑区域的后道工序程序。
62.本文公开内容提供了许多不同的实施例或示例，用于实施所提供主题的不同特征。以下将描述元件和布置的具体示例以简化本描述。当然，这些仅是示例，并非旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可在多个示例中重复参考数字和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
63.而且，为了便于描述，在此可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以类似地作出相应的解释。
64.在本文描述中，阐述了许多具体细节以便提供对本发明的各个实施例的透彻理解。然而，本领域技术人员将了解可在没有这些具体细节的情况下实践本发明。在其他实例中，未详细描述与电子元件及其制造技术相关的公知结构以避免不必要地使得对本发明的实施例的描述变得晦涩。
65.除非上下文另外需要，贯穿说明书和随后的权利要求书，单词“包括”及其变型，诸如，“包括”和“包括有”应理解为开放式的，也就是说，应解释为“包括但不限于”。
66.使用顺序，诸如，第一、第二和第三，并不意味着排名式顺序，而是仅可在行为或结构的多个实例之间进行区分。
67.在本说明书中对“一个实施例”或“实施例”的参考意味着结合实施例描述的特定特征、结构或特性包含在至少一个实施例中。因此，在说明书中不同位置出现的“在一实施
例中”或“在实施例中”等短语指的不一定是同一实施例。此外，所述特定特征、结构或特性可以任意合适方式包含在一个或多个实施例中。
68.正如在本说明书和所附的权利要求中所用的，单数形式“a”、“an”和“the”包含复数指代物，除非上下文另有明确规定。还应当注意的是，术语“或者”通常用于语义包括“和/或”，除非上下文另有明确规定。
69.根据下列实施例的描述可以进一步理解本发明。
70.在第一实施例中，磁阻式随机存取存储器(mram)器件，包括下部导电电极；反铁磁层，反铁磁层被布置在下部导电电极上方；磁隧道结(mtj)，磁隧道结(mtj)被布置在反铁磁层上方并且包括磁固定层、被设置在磁固定层上方的介电势垒层和被设置在介电势垒层上方的零磁层，并且零磁层被设置在介电势垒层上方；第一通孔结构，第一通孔结构连接至下部导电电极，位于下部导电电极下方并且被第一介电层围绕；以及金属跳线结构，金属跳线结构连接至第一通孔结构，位于第一通孔结构下方并且被第二介电层围绕。
71.在上述mram器件中，mtj包括倾斜侧壁，并且磁固定层包括比零磁层大的宽度。
72.在上述mram器件中，反铁磁层包括比磁固定层大的宽度。
73.在上述mram器件中，还包括与mtj相邻布置的介电体，介电体向下延伸穿过第一介电层，介电体具有不同于第一介电层的介电材料。
74.在上述mram器件中，介电体部分地向下延伸至第二介电层中并且在到达第二介电层的底面前停止延伸。
75.在上述mram器件中，介电体与下部电极侧向相邻。
76.在上述mram器件中，第一通孔结构包括不同于金属跳线结构的导电材料。
77.在上述mram器件中，第一通孔结构为tin。
78.在上述mram器件中，第一介电层为sro和teos中的一个或多个。
79.在上述mram器件中，第一介电层比第二介电层薄。
80.在上述mram器件中，第一通孔结构被ta和tan中的一个或多个构成的势垒层围绕。
81.在上述mram器件中，下部导电电极与不同于第一介电层的介电层横向相邻。
82.在第二实施例中，磁阻式随机存取存储器(mram)器件包括第一mram单元和第二mram单元。第一mram单元包括第一下部导电电极；第一磁隧道结(mtj)，第一磁隧道结(mtj)被布置在第一下部导电电极上方，包括第一磁固定层、被设置在第一磁固定层上方的第一介电势垒层和被设置在第一介电势垒层上方的第一零磁层；以及第一通孔结构，第一通孔结构连接至第一下部导电电极，位于第一下部导电电极下方并且被第一介电层围绕。第二mram单元包括第二下部导电电极；第二磁隧道结(mtj)，第二磁隧道结(mtj)被布置在第二下部导电电极上方，包括第二磁固定层、被设置在第二磁固定层上方的第二介电势垒层和被设置在第二介电势垒层上方的第二零磁层；以及第二通孔结构，第二通孔结构连接至第二下部导电电极，位于第二下部导电电极下方并且被第一介电层围绕。mram器件还包括以及介电体，介电体被侧向地布置在第一下部导电电极与第二下部导电电极之间并且垂直地延伸穿过第一介电层。
83.在上述mram器件中，介电体包括不同于第一介电层的介电材料。
84.在上述mram器件中，介电体包括高密度等离子体介电材料和高纵横比工艺(harp)介电材料中的一个或多个。
85.在上述mram器件中，还包括直接布置在第一通孔结构下方并且连接至第一通孔结构的第一跳线结构和直接布置在第二通孔结构下方并且连接至第二通孔结构的第二跳线结构。
86.在上述mram器件中，介电体横向地布置在第一跳线结构与第二跳线结构之间。
87.在上述mram器件中，第一跳线结构和第二跳线结构中各自包括分别不同于第一通孔结构和第二通孔结构的导电材料。
88.在第三实施例中，方法包括：在晶圆上方的第一介电层中形成导电跳线结构，晶圆包括晶体管和位于晶体管上方的多个金属化层级；在第一介电层上方的第二介电层中形成位于导电跳线结构上方的第一通孔结构，第二介电层具有不同于第一介电层的介电材料；以及在第一通孔结构上方形成多层第一堆叠件。多层第一堆叠件包括：下部电极；位于下部电极层上方的反铁磁层；位于反铁磁层上方的磁固定层；被设置在磁固定层上方的介电势垒层；以及被设置在介电势垒层的零磁层。方法还包括：使用离子束刻蚀一并图案化多层第一堆叠件，离子束刻蚀形成延伸穿过第二介电层的凹槽；以及形成填充凹槽的第三介电层。
89.在上述方法中，凹槽部分地延伸进入第一介电层中。
90.上面概述了若干实施例或示例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例或示例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员还应认识到，这种等效结构并不背离本发明的精神和范围，并且其可以进行各种更改、替换和变更而不背离本发明的精神和范围。