技术特征：
1.一种用于操作三维(3d)存储器件的方法，其中，所述3d存储器件包括多个存储堆栈，每个存储堆栈在竖直方向上包括多个存储层，所述方法包括：对所述多个存储堆栈中的第一存储堆栈中的每个存储层进行第一编程，所述第一编程包括将编程电压施加至所述存储层，并且将小于所述编程电压的第一沟道通过电压施加至所述第一存储堆栈中的其余存储层中的每者；以及对所述多个存储堆栈中的处于所述第一存储堆栈上方的第二存储堆栈中的每个存储层进行第二编程，所述第二编程包括(i)将所述编程电压施加至所述存储层，并且将所述第一沟道通过电压施加至所述第二存储堆栈中的其余存储层中的每者；以及(ii)将小于所述第一沟道通过电压的第二沟道通过电压施加至所述第一存储堆栈中的每个存储层；其中，所述3d存储器件包括在竖直方向上处于所述第一存储堆栈和所述第二存储堆栈之间的多个虚设存储层，所述第二编程还包括将所述第二沟道通过电压施加至所述虚设存储层。2.根据权利要求1所述的方法，其中，所述3d存储器件包括在竖直方向上处于所述第一存储堆栈和所述多个虚设存储层之间的第三存储堆栈，所述第二编程还包括将所述第二沟道通过电压施加至所述第三存储堆栈中的存储层中的每者。3.根据权利要求1或2所述的方法，其中，所述第二沟道通过电压为大约0v。4.根据权利要求1
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2中的任一项所述的方法，其中，所述3d存储器件包括多个nand存储器串，每个nand存储器串竖直延伸穿过所述多个存储堆栈并且每个nand存储器串包括漏极选择晶体管，所述方法还包括：将选择电压施加至所述nand存储器串中的第一nand存储器串的漏极选择晶体管，以选择所述第一nand存储器串；以及将取消选择电压施加至所述nand存储器串中的第二nand存储器串的漏极选择晶体管，以取消选择所述第二nand存储器串。5.根据权利要求4所述的方法，其中，所述第二编程还包括将所述第一沟道通过电压施加至所述第二存储堆栈中的其余存储层中的每者，并且将所述第二沟道通过电压施加至第一存储堆栈中的每个存储层，使得取消选择的第二nand存储器串中的部分耦合电势不延伸至所述第一存储堆栈。6.根据权利要求1所述的方法，其中，所述3d存储器件还包括在所述竖直方向上处于所述第一存储堆栈和所述第二存储堆栈之间的多个虚设存储层，所述第二编程还包括将小于控制栅的阈值电压的截止电压施加至所述虚设存储层中的至少一个虚设存储层的控制栅，以关断所述控制栅。7.根据权利要求6所述的方法，其中，所述第二编程还包括将一组电压施加至处于所述至少一个虚设存储层上方的一组所述虚设存储层。8.根据权利要求7所述的方法，其中，所述一组电压从所述第一沟道通过电压逐渐下降至所述截止电压。9.根据权利要求6
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8中的任一项所述的方法，其中，所述截止电压为大约0v。10.根据权利要求6
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8中的任一项所述的方法，其中，所述至少一个虚设存储层包括所述虚设存储层中的最低虚设存储层。11.一种三维(3d)存储器件，包括：
多个存储堆栈，每个存储堆栈在竖直方向上包括多个存储层；以及外围电路，其被配置为对所述多个存储堆栈中的第一存储堆栈中的每个存储层编程，并且然后对所述多个存储堆栈中的处于所述第一存储堆栈上方的第二存储堆栈中的每个存储层编程，其中，为了对所述第一存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将编程电压施加至所述存储层并且将小于所述编程电压的第一沟道通过电压施加至所述第一存储堆栈中的其余存储层中的每者；并且为了对所述第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为：将所述编程电压施加至所述存储层，并且将所述第一沟道通过电压施加至所述第二存储堆栈中的其余存储层中的每者；并且将小于所述第一沟道通过电压的第二沟道通过电压施加至所述第一存储堆栈中的每个存储层；其中，所述3d存储器件包括在竖直方向上处于所述第一存储堆栈和所述第二存储堆栈之间的多个虚设存储层，所述第二编程还包括将所述第二沟道通过电压施加至所述虚设存储层；并且为了对所述第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将所述第二沟道通过电压施加至所述虚设存储层。12.根据权利要求11所述的3d存储器件，其中，所述3d存储器件包括在竖直方向上处于所述第一存储堆栈和所述多个虚设存储层之间的第三存储堆栈；并且为了对所述第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将所述第二沟道通过电压施加至所述第三存储堆栈中的存储层中的每者。13.根据权利要求11或12所述的3d存储器件，其中，所述第二沟道通过电压为大约0v。14.根据权利要求11或12所述的3d存储器件，其中，所述3d存储器件包括多个nand存储器串，每个nand存储器串竖直延伸穿过所述多个存储堆栈并且包括漏极选择晶体管；并且所述外围电路被进一步配置为：将选择电压施加至所述nand存储器串中的第一nand存储器串的漏极选择晶体管，以选择所述第一nand存储器串；以及将取消选择电压施加至所述nand存储器串中的第二nand存储器串的漏极选择晶体管，以取消选择所述第二nand存储器串。15.根据权利要求14所述的3d存储器件，其中，为了对所述第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将所述第一沟道通过电压施加至所述第二存储堆栈中的其余存储层中的每者，并且将所述第二沟道通过电压施加至所述第一存储堆栈中的每个存储层，使得取消选择的第二nand存储器串中的部分耦合电势不延伸至所述第一存储堆栈。16.根据权利要求11所述的3d存储器件，其中，所述3d存储器件还包括在所述竖直方向上处于所述第一存储堆栈和所述第二存储堆栈之间的多个虚设存储层；并且
所述外围电路被进一步配置为将小于控制栅的阈值电压的截止电压施加至所述虚设存储层中的至少一个的所述控制栅以关断所述控制栅。17.根据权利要求16所述的3d存储器件，其中，为了对所述第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将一组电压施加至处于所述至少一个虚设存储层上方的一组所述虚设存储层。18.根据权利要求15所述的3d存储器件，其中，所述一组电压从所述第一沟道通过电压逐渐下降至所述截止电压。19.根据权利要求16
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18中的任一项所述的3d存储器件，其中，所述截止电压为大约0v。20.根据权利要求16
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18中的任一项所述的3d存储器件，其中，所述至少一个虚设存储层包括所述虚设存储层中的最低虚设存储层。