存储器装置和操作该存储器装置的方法与流程

1.本公开总体涉及一种电子装置，更具体地，涉及一种存储器装置和操作该存储器装置的方法。


背景技术：

2.存储装置是在诸如计算机或智能电话的主机装置的控制下存储数据的装置。存储装置可以包括用于存储数据的存储器装置和用于控制存储器装置的存储器控制器。存储器装置分为易失性存储器装置和非易失性存储器装置。
3.易失性存储器装置是仅在供电时存储数据并且在供电中断时存储的数据消失的存储器装置。易失性存储器装置可以包括静态随机存取存储器(sram)和动态随机存取存储器(dram)等。
4.非易失性存储器装置是即使在供电中断时数据也不会消失的存储器装置。非易失性存储器装置可以包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除rom(erom)和闪存存储器等。


技术实现要素：

5.根据本公开的一个方面，可以提供一种操作存储器装置的方法，该存储器装置包括连接在位线和公共源极线之间的多个存储器单元串，该方法包括以下步骤：向连接到多个存储器单元串的多条字线中的选定字线施加通过电压；以及在向选定字线施加通过电压的时段的一部分期间，向连接到多个存储器单元串的源极选择线施加导通电压。
6.根据本公开的另一方面，可以提供一种存储器装置，该存储器装置包括：多个存储器单元串，所述多个存储器单元串连接在位线和公共源极线之间；外围电路，所述外围电路被配置为对多个存储器单元串执行沟道预充电操作和编程操作；以及控制逻辑，所述控制逻辑被配置为在编程操作中控制外围电路向连接到多个存储器单元串的多条字线中的选定字线施加通过电压，并且在向选定字线施加通过电压的时段的一部分期间，向连接到多个存储器单元串的源极选择线施加导通电压。
附图说明
7.现在将在下文中参照附图更全面地描述实施方式的示例；然而它们可以以不同的形式实施，并且不应当被解释为限于本文阐述的实施方式。
8.在附图中，为了图示清楚，可能夸大尺寸。应当理解，当一个元件被称位于两个元件“之间”时，其可以是该两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。
9.图1是示出根据本公开的一个实施方式的存储装置的图。
10.图2是示出图1所示的存储器装置的结构的图。
11.图3是示出图2所示的存储器单元阵列的一个实施方式的图。
12.图4是示出图2所示的存储器单元阵列的另一实施方式的图。
13.图5是示出图4所示的存储器块中的任意一个存储器块的电路图。
14.图6是示出图4所示的存储器块中的一个存储器块的另一实施方式的电路图。
15.图7是示出图2所示的存储器装置的编程操作的图。
16.图8是示出存储器单元串的沟道电压的下降的图。
17.图9是示出根据本公开的一个实施方式的存储器装置的操作的时序图。
18.图10a是示出根据本公开的一个实施方式的存储器装置的操作的时序图。
19.图10b是示出根据本公开的一个实施方式的存储器装置的操作的时序图。
20.图11是示出根据本公开的一个实施方式的存储器装置的操作的时序图。
21.图12是示出根据本公开的一个实施方式的存储器装置的操作的时序图。
22.图13是示出根据本公开的一个实施方式的存储器装置的操作的流程图。
具体实施方式
23.本文公开的具体的结构描述或功能描述仅仅是例示性的，以用于描述根据本公开的构思的实施方式的目的。根据本公开的构思的实施方式可以以各种形式来实现，并且不能被解释为限于本文阐述的实施方式。
24.实施方式提供一种具有改进的沟道电压下降(channel voltage drop)防止性能的存储器装置和操作该存储器装置的方法。
25.图1是示出根据本公开的一个实施方式的存储装置的图。
26.参照图1，存储装置50可以包括存储器装置100和被配置为控制存储器装置100的操作的存储器控制器200。存储装置50可以是用于在例如移动电话、智能电话、mp3播放器、膝上型计算机、台式计算机、游戏机、电视机、平板电脑或车载信息娱乐装置的主机的控制下存储数据的装置。
27.根据作为与主机的通信方案的主机接口，可以将存储装置50制造为各种类型的存储装置中的任何一种。例如，存储装置50可以利用诸如固态驱动器(ssd)、多媒体卡(mmc)、嵌入式mmc(emmc)、缩小尺寸mmc(rs-mmc)、微型mmc(micro-mmc)、安全数字(sd)卡、迷你sd卡、微型sd卡、通用串行总线(usb)存储装置、通用闪存存储(ufs)装置、紧凑型闪存(cf)卡、智能媒体卡(smc)和记忆棒等的各种类型的存储装置中的任何一种来实现。
28.可以将存储装置50制造为各种封装类型中的任何一种。例如，可以将存储装置50制造为诸如层叠封装(pop)、系统级封装(sip)、片上系统(soc)、多芯片封装(mcp)、板上芯片(cob)、晶圆级制造封装(wfp)和晶圆级层叠封装(wsp)的各种封装类型中的任何一种。
29.存储器装置100可以存储数据。存储器装置100在存储器控制器200的控制下进行操作。存储器装置100可以包括存储器单元阵列，存储器单元阵列包括用于存储数据的多个存储器单元。
30.每一个存储器单元可以被配置为存储一个数据位的单层单元(slc)、存储两个数据位的多层单元(mlc)、存储三个数据位的三层单元(tlc)或存储四个数据位的四层单元(qlc)。
31.存储器单元阵列可以包括多个存储器块。每个存储器块可以包括多个存储器单元。一个存储器块可以包括多个页。在一个实施方式中，页可以是用于将数据存储在存储器
装置100中或读取存储在存储器装置100中的数据的单位。
32.存储器块可以是用于擦除数据的单位。在一个实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(ddr sdram)、低功率双倍数据速率4(lpddr4)sdram、图形双倍数据速率(gddr)sram、低功率ddr(lpddr)、rambus动态随机存取存储器(rdram)、nand闪存存储器、垂直nand闪存存储器、nor闪存存储器、电阻式随机存取存储器(rram)、相变随机存取存储器(pram)、磁阻随机存取存储器(mram)、铁电随机存取存储器(fram)或自旋转移力矩随机存取存储器(stt-ram)等。在本说明书中，为了便于描述，假定和描述了存储器装置100是nand闪存存储器的情况。
33.存储器装置100从存储器控制器200接收命令和地址，并且访问存储器单元阵列中的由地址选择的区域。也就是说，存储器装置100可以对由地址选择的区域执行由命令所指示的操作。例如，存储器装置100可以执行写入(编程)操作、读取操作和擦除操作。在编程操作中，存储器装置100可以将数据编程到由地址选择的区域中。在读取操作中，存储器装置100可以从由地址选择的区域读取数据。在擦除操作中，存储器装置100可以擦除存储在由地址选择的区域中的数据。
34.存储器控制器200可以控制存储装置50的总体操作。
35.当向存储装置50供电时，存储器控制器200可以执行固件(fw)。当存储器装置100为闪存存储器装置时，存储器控制器200可以执行诸如用于控制主机和存储器装置100之间的通信的闪存转换层(ftl)的fw。
36.在一个实施方式中，存储器控制器200可以从主机接收数据和逻辑块地址(lba)，并且将lba转换成表示包括在存储器装置100中的其中将存储数据的存储器单元的地址的物理块地址(pba)。
37.存储器控制器200可以响应于来自主机的请求而控制存储器装置100执行编程操作、读取操作或擦除操作等。在编程操作中，存储器控制器200可以向存储器装置100提供编程命令、pba和数据。在读取操作中，存储器控制器200可以向存储器装置100提供读取命令和pba。在擦除操作中，存储器控制器200可以向存储器装置100提供擦除命令和pba。
38.在一个实施方式中，存储器控制器200可以自主地产生命令、地址和数据而不管来自主机的任何请求，并且将命令、地址和数据发送到存储器装置100。例如，存储器控制器200可以向存储器装置100提供命令、地址和数据以执行后台操作，例如用于损耗均衡的编程操作和用于垃圾收集的编程操作。
39.在一个实施方式中，存储器控制器200可以控制至少两个存储器装置100。存储器控制器200可以根据交织方案来控制存储器装置以提高操作性能。交织方案可以是允许至少两个存储器装置100的操作时段彼此重叠的操作方案。
40.主机可以使用诸如通用串行总线(usb)、串行at附件(sata)、高速芯片间(hsic)、小型计算机系统接口(scsi)、火线、外围组件互连(pci)、pci express(pcie)、非易失性存储器express(nvme)、通用闪存存储(ufs)、安全数字(sd)、多媒体卡(mmc)、嵌入式mmc(emmc)、双列直插式存储器模块(dimm)、注册dimm(rdimm)和减载dimm(lrdimm)的各种通信方式中的至少一种来与存储装置50通信。
41.图2是示出图1所示的存储器装置的结构的图。
42.参照图2，存储器装置100可以包括存储器单元阵列100、外围电路120和控制逻辑
130。控制逻辑130可以实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
43.存储器单元阵列110包括多个存储器块blk1至blkz。多个存储器块blk1至blkz通过行线rl连接到地址解码器121。多个存储器块blk1至blkz通过位线bl1至blm连接到读/写电路123。多个存储器块blk1至blkz中的每一个包括多个存储器单元。在一个实施方式中，多个存储器单元可以是非易失性存储器单元。可以将多个存储器单元中的连接到同一字线的存储器单元定义为一个物理页。也就是说，存储器单元阵列110可以配置有多个物理页。根据本公开的一个实施方式，包括在存储器单元阵列110中的多个存储器块blk1至blkz中的每一个可以包括多个虚设单元。一个或更多个虚设单元可以串联连接在漏极选择晶体管与存储器单元之间以及源极选择晶体管与存储器单元之间。
44.存储器装置的每一个存储器单元可以被配置为存储一个数据位的单层单元(slc)、存储两个数据位的多层单元(mlc)、存储三个数据位的三层单元(tlc)或存储四个数据位的四层单元(qlc)。
45.外围电路120可以包括地址解码器121、电压发生器122、读/写电路123、数据输入/输出电路124及感测电路125。
46.外围电路120驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110以执行编程操作、读取操作和擦除操作。
47.地址解码器121通过行线rl连接到存储器单元阵列110。行线rl可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的一个实施方式，字线可以包括正常字线和虚设字线。根据本公开的一个实施方式，行线rl还可以包括管选择线(pipe select line)。
48.地址解码器121可以在控制逻辑130的控制下进行操作。地址解码器121从控制逻辑130接收地址addr。
49.地址解码器121可以对接收到的地址addr中的块地址进行解码。地址解码器121根据经解码的块地址选择存储器块blk1至blkz中的至少一个存储器块。地址解码器121可以对接收到的地址addr中的行地址进行解码。地址解码器121可以根据经解码的行地址选择存储器块的字线中的至少一条字线。地址解码器121可以向选定字线施加从电压发生器122提供的操作电压vop。
50.在编程操作中，地址解码器121可以向选定字线施加编程电压，并且向未选字线施加电平低于编程电压的电平的通过电压。在编程验证操作中，地址解码器121可以向选定字线施加验证电压，并且向未选字线施加电平高于验证电压的电平的验证通过电压。
51.在读取操作中，地址解码器121可以向选定字线施加读取电压，并且向未选字线施加电平高于读取电压的电平的读取通过电压。
52.根据本公开的一个实施方式，以存储器块为单位执行存储器装置100的擦除操作。在擦除操作中，输入到存储器装置100的地址addr包括块地址。地址解码器121可以对块地址进行解码并且根据经解码的块地址选择至少一个存储器块。在擦除操作中，地址解码器121可以向连接到选定存储器块的字线施加接地电压。
53.根据本公开的一个实施方式，地址解码器121可以对发送至其的地址addr中的列地址进行解码。经解码的列地址可以被发送到读/写电路123。在一个示例中，地址解码器
121可以包括诸如行解码器、列解码器和地址缓冲器的组件。
54.电压发生器122可以通过使用提供给存储器装置100的外部电源电压来产生多个操作电压vop。电压发生器122在控制逻辑130的控制下进行操作。
55.在一个实施方式中，电压发生器122可以通过调节外部电源电压来产生内部电源电压。由电压发生器122产生的内部电源电压用作存储器装置100的操作电压。
56.在一个实施方式中，电压发生器122可以通过使用外部电源电压或内部电源电压来产生多个操作电压vop。电压发生器122可以产生存储器装置100所需的各种电压。例如，电压发生器122可以产生多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压和多个未选读取电压。
57.为了产生具有各种电压电平的多个操作电压vop，电压发生器122可以包括用于接收内部电源电压的多个泵浦(pumping)电容器，并且通过在控制逻辑130的控制下选择性地激活多个泵浦电容器来产生多个操作电压vop。
58.多个产生的电压vop可以由地址解码器121提供给存储器单元阵列110。
59.读/写电路123包括第一页缓冲器pb1至第m页缓冲器pbm。第一页缓冲器pb1至第m页缓冲器pbm通过相应第一位线bl1至第m位线blm连接到存储器单元阵列110。第一页缓冲器pb1至第m页缓冲器pbm在控制逻辑130的控制下进行操作。
60.第一页缓冲器pb1至第m页缓冲器pbm与数据输入/输出电路124交换数据data。在编程操作中，第一页缓冲器pb1至第m页缓冲器pbm通过数据输入/输出电路124和数据线dl接收待存储的数据data。
61.在编程操作中，当编程脉冲被施加至选定字线时，第一页缓冲器pb1至第m页缓冲器pbm可以通过位线bl1至blm将通过数据输入/输出电路124接收的数据data传输到选定存储器单元。根据传输的数据data对选定存储器单元中的存储器单元进行编程。连接到通过其施加编程允许电压(例如，接地电压)的位线的存储器单元可以具有增大的阈值电压。连接到通过其施加编程允许电压(例如，电源电压)的位线的存储器单元的阈值电压可以保持。在编程验证操作中，第一页缓冲器pb1至第m页缓冲器pbm通过位线bl1至blm从选定存储器单元读取存储在选定存储器单元中的数据data。
62.在读取操作中，读/写电路123可以通过位线bl从选定页的存储器单元读取数据data，并且将读取的数据data存储在第一页缓冲器pb1至第m页缓冲器pbm中。
63.在擦除操作中，读/写电路123可以使位线bl浮置。在一个实施方式中，读/写电路123可以包括列选择电路。
64.数据输入/输出电路124通过数据线dl连接到第一页缓冲器pb1至第m页缓冲器pbm。数据输入/输出电路124在控制逻辑130的控制下进行操作。
65.数据输入/输出电路124可以包括接收输入数据data的多个输入/输出缓冲器(未示出)。在编程操作中，数据输入/输出电路124可以从外部控制器(未示出)接收待存储的数据data。在读取操作中，数据输入/输出电路124向外部控制器输出从包括在读/写电路123中的第一页缓冲器pb1至第m页缓冲器pbm发送的数据。
66.在读取操作或验证操作中，感测电路125可以响应于由控制逻辑130产生的允许位vrybit信号而产生参考电流，并且通过比较从读/写电路123接收的感测电压vpb和由参考电流产生的参考电压来向控制逻辑130输出通过信号或失败信号。
67.控制逻辑130可以连接到地址解码器121、电压发生器122、读/写电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以控制存储器装置100的总体操作。控制逻辑130可以响应于从外部装置传输的命令cmd而进行操作。
68.控制逻辑130可以通过响应于命令cmd和地址addr而产生数个信号来控制外围电路120。例如，控制逻辑130可以响应于命令cmd和地址addr而产生操作信号opsig、行地址radd、读/写电路控制信号pbsignals和允许位vrybit。控制逻辑130可以向电压发生器122输出操作信号opsig，向地址解码器121输出行地址radd，向读/写电路123输出读/写电路控制信号pbsignals，并且向感测电路125输出允许位vrybit。此外，控制逻辑130可以响应于由感测电路125输出的通过信号pass或失败信号fail来确定验证操作是通过还是失败。
69.在一个实施方式中，存储器单元阵列110可以包括多个存储器单元串。如稍后将在图3至图6中描述的那样，存储器单元串可以包括连接到位线的漏极选择晶体管、连接到公共源极线的源极选择晶体管以及多个存储器单元。多个存储器单元可以连接在漏极选择晶体管和源极选择晶体管之间。
70.在一个实施方式中，如稍后将在图7和图8中描述的那样，外围电路120可以对多个存储器单元串执行沟道预充电操作、编程操作和编程验证操作。
71.在编程操作中，控制逻辑130可以控制外围电路120向连接到多个存储器单元串的多条字线中的选定字线施加通过电压。在向选定字线施加通过电压的时段的一部分期间，控制逻辑130可以控制外围电路120向连接到多个存储器单元串的源极选择线施加导通电压。
72.在向选定字线施加通过电压的时段中，控制逻辑130可以控制外围电路120在向源极选择线施加导通电压的时段之后向源极选择线施加接地电压。在向源极选择线施加接地电压之后，控制逻辑130可以控制外围电路120向连接到多个存储器单元串中的选定存储器单元串的漏极选择线施加导通电压。导通电压可以是用于导通连接到漏极选择线的漏极选择晶体管或连接到源极选择线的源极选择晶体管的电压。
73.在沟道预充电操作中，控制逻辑130可以控制外围电路120向公共源极线施加预充电电压。控制逻辑130可以控制外围电路120向源极选择线施加导通电压。
74.在向公共源极线施加预充电电压的时段的一部分期间，控制逻辑130可以控制外围电路120向选定字线施加字线电压。字线电压可以高于或等于接地电压，并且低于通过电压。
75.在一个实施方式中，控制逻辑130可以控制外围电路120在向公共源极线施加预充电电压期间向源极选择线施加导通电压。
76.在一个实施方式中，在向公共源极线施加预充电电压的时段中，控制逻辑130可以控制外围电路120在向选定字线施加字线电压的时段期间向源极选择线施加第一导通电压。在向公共源极线施加预充电电压的时段中的除了向选定字线施加字线电压的时段之外的其它时段期间，控制逻辑130可以控制外围电路120施加第二导通电压。第二导通电压可以低于第一导通电压。
77.在编程操作中，控制逻辑130可以控制外围电路120在向选定字线施加通过电压之后施加编程电压。
78.图3是示出图2所示的存储器单元阵列的一个实施方式的图。
79.参照图3，第一存储器块blk1至第z存储器块blkz共同连接到第一位线bl1至第m位线blm。在图3中，为了便于描述，示出了多个存储器块blk1至blkz中的第一存储器块blk1中包括的组件，并且省略了其它存储器块blk2至blkz中的每一个中包括的组件。应当理解，其它存储器块blk2至blkz中的每一个与第一存储器块blk1相同地配置。
80.存储器块blk1可以包括多个单元串cs1_1至cs1_m(m是正整数)。第一单元串cs1_1至第m单元串cs1_m分别连接到第一位线bl1至第m位线blm。第一单元串cs1_1至第m单元串cs1_m中的每一个包括漏极选择晶体管dst、串联连接的多个存储器单元mc1至mcn(n是正整数)和源极选择晶体管sst。
81.第一单元串cs1_1至第m单元串cs1_m中的每一个中包括的漏极选择晶体管dst的栅极端子连接到漏极选择线dsl1。第一单元串cs1_1至第m单元串cs1_m中的每一个中包括的第一存储器单元mc1至第n存储器单元mcn的栅极端子分别连接到第一字线wl1至第n字线wln。第一单元串cs1_1至第m单元串cs1_m中的每一个中包括的源极选择晶体管sst的栅极端子连接到源极选择线ssl1。
82.为了便于描述，将基于多个单元串cs1_1至cs1_m中的第一单元串cs1_1来描述单元串的结构。然而，应当理解，其它单元串cs1_2至cs1_m中的每一个与第一单元串cs1_1相同地配置。
83.第一单元串cs1_1中包括的漏极选择晶体管dst的漏极端子连接到第一位线bl1。第一单元串cs1_1中包括的漏极选择晶体管dst的源极端子连接到第一单元串cs1_1中包括的第一存储器单元mc1的漏极端子。第一存储器单元mc1至第n存储器单元mcn彼此串联连接。第一单元串cs1_1中包括的源极选择晶体管sst的漏极端子连接到第一单元串cs1_1中包括的第n存储器单元mcn的源极端子。第一单元串cs1_1中包括的源极选择晶体管sst的源极端子连接到公共源极线csl。在一个实施方式中，第一存储器块blk1至第z存储器块blkz可以共同连接到公共源极线csl。
84.漏极选择线dsl1、第一字线wl1至第n字线wln和源极选择线ssl1被包括在图2所示的行线rl中。漏极选择线dsl1、第一字线wl1至第n字线wln和源极选择线ssl1由图2所示的地址解码器121控制。公共源极线csl可以由图2所示的控制逻辑130控制。第一位线bl1至第m位线blm由图2所示的读/写电路123控制。
85.图4是示出图2所示的存储器单元阵列的另一实施方式的图。
86.参照图4，存储器单元阵列110可以包括多个存储器块blk1至blkz。每个存储器块可以具有三维结构。每个存储器块可以包括层叠在基板(未示出)上的多个存储器单元。多个存储器单元可以沿着+x、+y和+z方向布置。将参照图5和图6更详细地描述每个存储器块的结构。
87.图5是示出图4所示的存储器块blk1至blkz中的任意一个存储器块blka的电路图。
88.参照图5，存储器块blka可以包括多个单元串cs11至cs1m和cs21至cs2m。在一个实施方式中，多个单元串cs11至cs1m和cs21至cs2m中的每一个可以形成为“u”形形状。在存储器块blka中，在行方向(即，+x方向)上布置m个单元串。图5示出了在列方向(即+y方向)上布置的两个单元串。然而，这是为了便于描述，并且应当理解，可以在列方向上布置三个单元串。
89.在一个实施方式中，一个存储器块可以包括多个子块。一个子块可以包括在一列
中布置为“u”形形状的单元串。
90.多个单元串cs11至cs1m和cs21至cs2m中的每一个可以包括至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn、管式晶体管pt和至少一个漏极选择晶体管dst。
91.选择晶体管sst和dst以及存储器单元mc1至mcn可以具有彼此相似的结构。在一个实施方式中，选择晶体管sst和dst以及存储器单元mc1至mcn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在一个实施方式中，可以在每个单元串中设置用于设置沟道层的柱。在一个实施方式中，可以在每个单元串中设置用于设置沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
92.每个单元串的源极选择晶体管sst连接在公共源极线csl和存储器单元mc1至mcp之间。
93.在一个实施方式中，布置在同一行中的单元串的源极选择晶体管连接到在行方向上延伸的一条源极选择线，并且布置在不同行中的单元串的源极选择晶体管连接到不同的源极选择线。在图5中，第一行中的单元串cs11至cs1m的源极选择晶体管连接到第一源极选择线ssl1。第二行中的单元串cs21至cs2m的源极选择晶体管连接到第二源极选择线ssl2。
94.在另一实施方式中，单元串cs11至cs1m和cs21至cs2m的源极选择晶体管可以共同连接到一条源极选择线。
95.每个单元串的第一存储器单元mc1至第n存储器单元mcn连接在源极选择晶体管sst和漏极选择晶体管dst之间。
96.可以将第一存储器单元mc1至第n存储器单元mcn划分成第一存储器单元mc1至第p存储器单元mcp和第(p+1)存储器单元mcp+1至第n存储器单元mcn。第一存储器单元mc1至第p存储器单元mcp在+z方向的相反方向上顺序布置，并且串联连接在源极选择晶体管sst和管式晶体管pt之间。第(p+1)存储器单元mcp+1至第n存储器单元mcn在+z方向上顺序布置，并且串联连接在管式晶体管pt和漏极选择晶体管dst之间。第一存储器单元mc1至第p存储器单元mcp和第(p+1)存储器单元mcp+1至第n存储器单元mcn通过管式晶体管pt连接。每个单元串的第一存储器单元mc1至第n存储器单元mcn的栅极电极分别连接到第一字线wl1至第n字线wln。
97.每个单元串的管式晶体管pt的栅极连接到管线(pipe line)pl。
98.每个单元串的漏极选择晶体管dst连接在对应的位线和存储器单元mcp+1至mcn之间。布置在同一行中的单元串连接到在行方向上延伸的一条漏极选择线。第一行中的单元串cs11至cs1m的漏极选择晶体管连接到第一漏极选择线dsl1。第二行中的单元串cs21至cs2m的漏极选择晶体管连接到第二漏极选择线dsl2。
99.布置在同一列中的单元串连接到在列方向上延伸的一条位线。在图5中，第一列中的单元串cs11和cs21连接到第一位线bl1。第m列中的单元串cs1m和cs2m连接到第m位线blm。
100.布置在同一行中的单元串中的连接到同一字线的存储器单元构成一个页。例如，第一行中的单元串cs11至cs1m中的连接到第一字线wl1的存储器单元构成一个页。第二行中的单元串cs21至cs2m中的连接到第一字线wl1的存储器单元构成另一个页。当选择漏极选择线dsl1和dsl2中的任何一条时，可以选择布置在一个行中的单元串。当选择字线wl1至
wln中的任何一条时，可以在选定单元串中选择一个页。
101.在另一实施方式中，可以设置偶数位线和奇数位线来代替第一位线bl1至第m位线blm。此外，在行方向上布置的单元串cs11至cs1m或cs21至cs2m中的偶数编号的单元串可分别连接到偶数位线，并且在行方向上布置的单元串cs11至cs1m或cs21至cs2m中的奇数编号的单元串可分别连接到奇数位线。
102.在一个实施方式中，第一存储器单元mc1至第n存储器单元mcn中的至少一个可以用作虚设存储器单元。例如，可以设置至少一个虚设存储器单元来降低源极选择晶体管sst和存储器单元mc1至mcp之间的电场。另选地，可以设置至少一个虚设存储器单元来减小漏极选择晶体管dst和存储器单元mcp+1至mcn之间的电场。当虚设存储器单元的数量增加时，存储器块blka的操作的可靠性提高。另一方面，存储器块blka的尺寸增大。当虚设存储器单元的数量减少时，存储器块blka的尺寸减小。另一方面，存储器块blka的操作的可靠性可能变差。
103.为了有效地控制至少一个虚设存储器单元，虚设存储器单元可以具有所需的阈值电压。在存储器块blka的擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚设存储器单元的阈值电压控制向连接到相应虚设存储器单元的虚设字线施加的电压，使得虚设存储器单元能够具有所需的阈值电压。
104.图6是示出图4所示的存储器块blk1至blkz中的一个存储器块的另一实施方式blkb的电路图。
105.参照图6，存储器块blkb可以包括多个单元串cs11’至cs1m’和cs21’至cs2m’。多个单元串cs11’至cs1m’和cs21’至cs2m’中的每一个沿着+z方向延伸。多个单元串cs11’至cs1m’和cs21’至cs2m’中的每一个包括层叠在存储器块blkb之下的基板(未示出)上的至少一个源极选择晶体管sst、第一存储器单元mc1至第n存储器单元mcn和至少一个漏极选择晶体管dst。
106.在一个实施方式中，一个存储器块可以包括多个子块。一个子块可以包括在一列中布置成“i”形形状的单元串。
107.每个单元串的源极选择晶体管sst连接在公共源极线csl和存储器单元mc1至mcn之间。布置在同一行中的单元串的源极选择晶体管连接到同一源极选择线。布置在第一行中的单元串cs11’至cs1m’的源极选择晶体管连接到第一源极选择线ssl1。布置在第二行中的单元串cs21’至cs2m’的源极选择晶体管连接到第二源极选择线ssl2。在另一实施方式中，单元串cs11’至cs1m’和cs21’至cs2m’的源极选择晶体管可以共同连接到一条源极选择线。
108.每个单元串的第一存储器单元mc1至第n存储器单元mcn串联连接在源极选择晶体管sst和漏极选择晶体管dst之间。第一存储器单元mc1至第n存储器单元mcn的栅极电极分别连接到第一字线wl1至第n字线wln。
109.每个单元串的漏极选择晶体管dst连接在对应的位线和存储器单元mc1至mcn之间。布置在同一行中的单元串的漏极选择晶体管连接到在行方向上延伸的一条漏极选择线。第一行中的单元串cs11’至cs1m’的漏极选择晶体管连接到第一漏极选择线dsl1。第二行中的单元串cs21’至cs2m’的漏极选择晶体管连接到第二漏极选择线dsl2。
110.因此，除了在图6中从每个单元串中排除了管式晶体管pt之外，图6的存储器块blkb具有与图5的存储器块blka的电路类似的电路。
111.在另一实施方式中，可以设置偶数位线和奇数位线来代替第一位线bl1至第m位线blm。此外，在行方向上布置的单元串cs11’至cs1m’或cs21’至cs2m’中的偶数编号的单元串可以分别连接到偶数位线，并且在行方向上布置的单元串cs11’至cs1m’或cs21’至cs2m’中的奇数编号的单元串可以分别连接到奇数位线。
112.在一个实施方式中，第一存储器单元mc1至第n存储器单元mcn中的至少一个可以用作虚设存储器单元。例如，可以设置至少一个虚设存储器单元来降低源极选择晶体管sst和存储器单元mc1至mcn之间的电场。另选地，可以设置至少一个虚设存储器单元来减小漏极选择晶体管dst和存储器单元mc1至mcn之间的电场。当虚设存储器单元的数量增加时，存储器块blkb的操作的可靠性提高。另一方面，存储器块blkb的尺寸增大。当虚设存储器单元的数量减少时，存储器块blkb的尺寸减小。另一方面，存储器块blkb的操作的可靠性可能变差。
113.为了有效地控制至少一个虚设存储器单元，虚设存储器单元可以具有所需的阈值电压。在存储器块blkb的擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚设存储器单元的阈值电压控制向连接到相应虚设存储器单元的虚设字线施加的电压，使得虚设存储器单元能够具有所需的阈值电压。
114.图7是示出图2所示的存储装置的编程操作的图。
115.在图7中，为了便于描述，假设多个存储器单元中的每一个是存储2位数据的多层单元(mlc)。然而，本公开的范围不限于此，并且多个存储器单元中的每一个可以是存储3位数据的三层单元(tlc)或存储4位数据的四层单元(qlc)。
116.存储器装置100的编程操作可以包括多个编程循环pl1至pln。也就是说，存储器装置100可以通过执行多个编程循环pl1至pln而将选定存储器单元编程为具有对应于多个编程状态p1、p2和p3中的任一状态的阈值电压。
117.多个编程循环pl1至pln中的每一个可以包括向连接到选定存储器单元的选定字线施加编程电压的编程操作pgm步骤，以及通过施加验证电压来确定存储器单元是否已经被编程的验证操作verify步骤。
118.例如，当执行第一编程循环pl1时，在施加第一编程脉冲vpgm1之后，顺序施加第一验证电压v_vfy1至第三验证电压v_vfy3以验证多个存储器单元的编程状态。目标编程状态为第一编程状态p1的存储器单元可以由第一验证电压v_vfy1验证，目标编程状态为第二编程状态p2的存储器单元可以由第二验证电压v_vfy2验证，并且目标编程状态为第三编程状态p3的存储器单元可以由第三验证电压v_vfy3验证。
119.由验证电压v_vfy1至v_vfy3中的每一个验证通过的存储器单元可以被确定为具有目标编程状态的存储器单元，并且然后在第二编程循环pl2中可以被禁止编程。施加比第一编程脉冲vpgm1高出单位电压δvpgm的第二编程脉冲vpgm2以在第二编程循环pl2中对除了被禁止编程的存储器单元之外的其它存储器单元进行编程。随后，与第一编程循环pl1的验证操作相同地执行验证操作。例如，术语“验证通过”表示存储器单元通过对应的验证电压被读取为截止单元(off-cell)。
120.如上所述，当存储器装置100对存储2位的mlc进行编程时，存储器装置通过使用第一验证电压v_vfy1至第三验证电压v_vfy3来分别对具有各种编程状态作为目标编程状态的存储器单元进行验证。
121.在验证操作中，可以向作为连接到选定存储器单元的字线的选定字线施加验证电压，并且图2所示的页缓冲器可以基于流过分别连接到选定存储器单元的位线的电流或电压来确定选定存储器单元是否已经通过验证。
122.图8是示出存储器单元串的沟道电压下降的图。
123.在图8中，存储器单元串可以包括串联连接在位线bl和公共源极线csl之间的多个存储器单元。各个存储器单元可以分别连接到各条字线。漏极选择晶体管可以连接在存储器单元和位线bl之间，并且源极选择晶体管可以连接在存储器单元和公共源极线csl之间。漏极选择晶体管可以通过漏极选择线dsl而受到控制，并且源极选择晶体管可以通过源极选择线ssl而受到控制。
124.在一个实施方式中，假设存储器单元串连接到10条字线wl1至wl10，并且在从第一字线wl1至第十字线wl10的方向上顺序执行编程操作。换句话说，可以在从漏极选择线dsl到源极选择线的方向上顺序执行编程操作。选定字线是第五字线wl5。因此，连接到第一字线wl1至第四字线wl4的存储器单元是已编程的存储器单元，并且连接到第六字线wl6至第十字线wl10的存储器单元是在存储器单元被编程之前的存储器单元。因此，连接到第六字线wl6至第十字线wl10的存储器单元可以具有对应于擦除状态e的阈值电压。因此，在对应于连接到第一字线wl1至第五字线wl5的存储器单元的沟道中可以形成沟道截止时段(channel-off period)(即，局部升压区域(local boosting region))。连接到第一字线wl1至第五字线wl5的存储器单元可以具有对应于编程状态p的阈值电压。
125.在参照图7描述的验证操作之后，字线被放电至接地电压。因此，沟道截止时段的电荷可能经历负向下耦合(negative down-coupling)。这被称为负升压(negative boosting)或欠耦合(under coupling)。因此，通道截止时段中包括的负电荷数量可能会增加。
126.由于对应于连接到第六字线wl6至第十字线wl10的存储器单元的沟道处于沟道连接到公共源极线csl的状态，所以沟道的电压可以是接地电压(0v)。因此，由于沟道截止时段的负电压和接地电压(0v)之间的电压差增大，对应于擦除状态e的存储器单元可能通过带间隧穿(band to band tunneling，btbt)或热载流子注入(hci)而被编程。因此，可以执行通过控制源极选择线ssl经由公共源极线csl来增大沟道的电势的沟道预充电操作，以防止对应于擦除状态e的存储器单元被编程。
127.沟道预充电操作可以是在当前编程循环的验证操作和下一编程循环的编程操作之间通过公共源极线对沟道进行预充电的操作。
128.在本公开的实施方式中，能够执行沟道预充电操作以防止对应于擦除状态e的存储器单元的沟道的电势下降，并且将沟道的电势保持在恒定电平。通过沟道预充电操作，对应于擦除状态e的存储器单元的沟道的电势保持在恒定电平，从而能够防止编程操作中由于fn隧穿引起的干扰。
129.图9是示出根据本公开的一个实施方式的存储器装置的操作的时序图。
130.参照图9，在t1至t3，可以执行沟道预充电操作(即，沟道预充电步骤)。在t3至t6，
可以执行编程操作(即，编程步骤)。
131.在t1至t2，可以向多条字线中的选定字线sel wl施加字线电压vwl。字线电压vwl可以高于或等于接地电压vgnd并且低于通过电压vpass。在t2至t3，可以向选定字线sel wl施加接地电压vgnd。
132.在t1，可以向连接到多个存储器单元串中的选定存储器单元串的选定漏极选择线sel dsl施加接地电压vgnd。
133.在t1，可以向连接到多个存储器单元串中的未选存储器单元串的未选漏极选择线unsel dsl施加接地电压vgnd。
134.在t1至t2，可以向连接到多个存储器单元串的源极选择线ssl施加第一导通电压von1。在t2至t3，可以向源极选择线ssl施加接地电压vgnd。
135.从t1之前开始，可以向公共源极线csl施加预充电电压vpre。
136.在t1至t2，可以根据连接到位线的存储器单元串的选定存储器单元是编程目标单元还是编程禁止单元来执行将位线电压设置为电源电压vcore或接地电压vgnd的位线设置操作。
137.在一个实施方式中，当源极选择线ssl在t1至t2导通时，由于施加到公共源极线csl的预充电电压vpre被传输到存储器单元串的沟道区，所以沟道电压可以提升。当源极选择线在t2至t3截止时，由于通过公共源极线csl传输到存储器单元串的沟道区的预充电电压vpre被阻断，所以沟道电压可以降低。换句话说，存储器单元串的沟道的电势下降，并且因此，在编程操作中可能发生由于fn隧穿引起的干扰。
138.在t3，可以向选定字线sel wl施加通过电压vpass。可以向多条字线中的未选字线(未示出)施加通过电压。将选定字线sel wl和未选字线同时地提升到通过电压电平，使得由于字线之间的电压差引起的干扰效应能够最小化。本文中针对事件(occurrence)使用的词语“同时”和“同时地”表示事件发生在重叠的时间区间。例如，如果第一事件发生在第一时间区间并且第二事件同时地发生在第二时间区间，则第一区间和第二区间至少部分地彼此重叠，使得存在第一事件和第二事件都在发生的时间。
139.在t3之后，可以向选定字线sel wl施加编程电压vpgm。
140.在t5至t6，可以将选定字线sel wl的电势保持在编程电压vpgm电平。
141.在t4，可以向连接到选定存储器单元串的漏极选择线sel dsl施加第一导通电压von1。
142.在t3，可以向连接到多个存储器单元串的源极选择线ssl施加第二导通电压von2。
143.第一导通电压von1和第二导通电压von2中的每一个可以是用于导通施加有该电压的选择晶体管的电压。第二导通电压von2可以低于第一导通电压von1。
144.在一个实施方式中，第一导通电压von1可以是用于完全导通选择晶体管的电压。第二导通电压von2可以是用于略微(slightly)导通选择晶体管的电压。
145.在一个实施方式中，在t4至t6期间，可以略微导通源极选择线ssl，并且可以完全导通连接到选定存储器单元串的选定漏极选择线sel dsl。
146.因此，对于选定存储器单元串而言，漏极选择晶体管和源极选择晶体管处于漏极选择晶体管和源极选择晶体管都导通的状态，并且因此，可能会流过短路电流(short current)。短路电流可能导致内部电路电流(internal circuit current，icc)问题。
147.图10a是示出根据本公开的一个实施方式的存储器装置的操作的时序图。
148.参照图10a，与图9相比，施加到除了连接到多个存储器单元串的源极选择线ssl和连接到选定存储器单元串的选定漏极选择线sel dsl之外的其它线的信号可以与图9所示的信号相同地进行描述。
149.在t1至t3，可以向源极选择线ssl施加导通电压von。在一个实施方式中，导通电压von可以是用于完全导通选择晶体管的电压。
150.当源极选择线ssl在t1至t3导通时，由于施加到公共源极线csl的预充电电压vpre被传输到存储器单元串的沟道区，所以沟道电压可以提升。
151.与图9相比，在t2至t3，源极选择线ssl导通，并且沟道电压保持在预充电电压vpre电平。因此，能够增强减小负沟道升压的效果。
152.t3至t4可以对应于向选定字线sel wl施加通过电压vpass的时段。
153.在一个实施方式中，在向选定字线sel wl施加通过电压vpass的时段的一部分期间可以向源极选择线ssl施加导通电压von。向源极选择线ssl施加导通电压von的时段可以包括向选定字线sel wl施加通过电压vpass的时间t3。在向选定字线sel wl施加通过电压vpass的时段中，在向源极选择线ssl施加导通电压von的时段之后，可以向源极选择线ssl施加接地电压vgnd。
154.在另一实施方式中，在t3，可以向源极选择线ssl施加接地电压vgnd。
155.在t4，可以向连接到选定存储器单元串的选定漏极选择线sel dsl施加导通电压von。
156.与图9相比，在t3至t4，可以在向源极选择线ssl施加接地电压vgnd之后，向连接到选定存储器单元串的选定漏极选择线sel dsl施加导通电压von。
157.因此，由于当漏极选择晶体管处于导通状态时源极选择晶体管处于截止状态，所以任何短路电流都不会流过选定存储器单元串，并且能够最小化内部电路电流(icc)问题。
158.图10b是示出根据本公开的一个实施方式的存储器装置的操作的时序图。
159.参照图10b，与图10a相比，施加到连接到多个存储器单元串的源极选择线ssl的电压可以不同于图10a所示的电压。
160.在图10b中，可以将t1至t3划分为两个时段。因此，可以在t1至t2向源极选择线ssl施加第一导通电压von1，并且可以在t2至t3向源极选择线ssl施加第二导通电压von2。
161.在一个实施方式中，第一导通电压von1可以是用于完全导通选择晶体管的电压。第二导通电压von2可以是用于略微导通选择晶体管的电压。第二导通电压von2可以低于第一导通电压von1。导通电压von和第一导通电压von1可以处于相同的电平。
162.与图9相比，由于源极选择线ssl处于源极选择线ssl略微导通的状态，所以防止了存储器单元串的沟道电压的下降，并且能够增强减小负沟道升压的效果。
163.在t3，可以向源极选择线ssl施加接地电压vgnd。
164.在t4，可以向连接到选定存储器单元串的选定漏极选择线sel dsl施加第一导通电压von1。
165.与图9相比，在t3至t4，可以在向源极选择线ssl施加接地电压vgnd之后，向连接到选定存储器单元串的选定漏极选择线sel dsl施加第一导通电压von1。
166.因此，由于当漏极选择晶体管处于导通状态时源极选择晶体管处于截止状态，所
以任何短路电流都不会流过选定存储器单元串，并且能够最小化内部电路电流(icc)问题。
167.图11是示出根据本公开的一个实施方式的存储器装置的操作的时序图。
168.参照图11，与图9相比，在t1至t2，可以向选定字线sel wl施加接地电压vgnd。可以向源极选择线ssl施加接地电压vgnd。
169.因此，在t1至t3，由于存储器单元串的沟道电压没有增大，所以存储器单元串的沟道电压可能下降。
170.在t3至t4，可以向源极选择线ssl施加第二导通电压von2，并且可以向公共源极线csl施加预充电电压vpre。因此，存储器单元串的沟道电压可以提升。
171.在t4至t6期间，可以略微导通源极选择线，并且可以完全导通连接到选定存储器单元串的选定漏极选择线sel dsl。
172.因此，就选定存储器单元串而言，漏极选择晶体管和源极选择晶体管都处于导通状态，并且因此，可能流过短路电流。短路电流可能导致内部电路电流(icc)问题。
173.图12是示出根据本公开的一个实施方式的存储器装置的操作的时序图。
174.参照图12，t3至t4可以对应于向选定字线sel wl施加通过电压vpass的时段。
175.与图11相比，在向选定字线sel wl施加通过电压vpass的时段的一部分期间，可以向源极选择线ssl施加导通电压von。向源极选择线ssl施加导通电压von的时段可以包括向选定字线sel wl施加通过电压vpass的时间t3。在向选定字线sel wl施加通过电压vpass的时段中，在向源极选择线ssl施加导通电压von的时段之后，可以向源极选择线ssl施加接地电压vgnd。
176.在t4，可以向连接到选定存储器单元串的选定漏极选择线sel dsl施加导通电压von。
177.与图11相比，在t3至t4，可以在向源极选择线ssl施加接地电压vgnd之后，向连接到选定存储器单元串的选定漏极选择线sel dsl施加导通电压von。
178.因此，由于当漏极选择晶体管处于导通状态时源极选择晶体管处于截止状态，所以任何短路电流都不会流过选定存储器单元串，并且能够最小化内部电路电流(icc)问题。
179.图13是示出根据本公开的一个实施方式的存储器装置的操作的流程图。
180.参照图13，在步骤s1301中，存储器装置可以向连接到多个存储器单元串的公共源极线施加预充电电压。
181.在步骤s1303中，存储器装置可以向连接到多个存储器单元串的源极选择线施加导通电压。
182.在步骤s1305中，存储器装置可以向连接到多个存储器单元串的多条字线中的选定字线施加通过电压。
183.在步骤s1307中，存储器装置可以向连接到多个存储器单元串的源极选择线施加接地电压。
184.在步骤s1309中，存储器装置可以向连接到多个存储器单元串中的选定存储器单元串的选定漏极选择线施加导通电压。
185.在一个实施方式中，在公共源极线预充电到预充电电压的状态下，在向选定字线施加通过电压的时段中使之前处于导通状态的源极选择线截止，以使得在编程操作中存储器单元串的沟道电势能够保持在恒定电平。可以基于施加到公共源极线的预充电电压来确
定存储器单元串的沟道电势。此外，在源极选择线截止之后，连接到选定存储器单元串的选定漏极选择线导通，从而能够最小化内部电路电流(icc)问题。
186.根据本公开，能够提供一种具有改进的沟道电压下降防止性能的存储器装置和操作该存储器装置的方法。
187.虽然已经参照本公开的实施方式的某些示例示出和描述了本公开，但是本领域技术人员应当理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以在形式和细节上对其进行各种改变。因此，本公开的范围不应限于上述实施方式的示例，而应不仅由所附权利要求书确定，而且还应由其等同物确定。
188.在上述实施方式中，可以选择性地执行所有步骤，或者可以省略部分步骤。在每个实施方式中，这些步骤不一定按照描述的顺序执行，而是可以重新排序。本说明书和附图中公开的实施方式仅仅是用于帮助理解本公开的示例，并且本公开不限于此。也就是说，对于本领域技术人员来说，显然能够基于本公开的技术范围进行各种变型。
189.此外，已经在附图和说明书中描述了本公开的实施方式的示例。虽然这里使用了特定术语，但是这些术语仅用于解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内，可以进行许多变化。对于本领域技术人员来说，显然，除了本文公开的实施方式之外，还能够基于本公开的技术范围进行各种变型。
190.相关申请的交叉引用
191.本技术要求于2020年8月20日向韩国知识产权局提交的韩国专利申请no.10-2020-0104939的优先权，其全部公开内容通过引用并入本文。