在读取期间的MRAM中的信号保留的制作方法

在读取期间的mram中的信号保留


背景技术：

1.存储器广泛用于各种电子设备，诸如蜂窝电话、数字相机、个人数字 助理、医疗电子器件、移动计算设备、非移动计算设备和数据服务器。存 储器可包括非易失性存储器或易失性存储器。即使当非易失性存储器未连 接至电源时，非易失性存储器也允许存储和保留信息。
2.非易失性存储器的一个示例是磁阻随机存取存储器(mram)，其使用 磁化来表示所存储的数据，这与使用电荷来存储数据的某些其他存储器技 术相反。一般来讲，mram包括在半导体衬底上形成的大量存储器单元， 其中每个存储器单元都代表(至少)一个数据位。通过改变存储器单元内 的磁性元件的磁化方向将数据位写入存储器单元，并且通过测量存储器单 元的电阻来读取位。低电阻通常表示“0”位，并且高电阻通常表示“1
”ꢀ
位。
附图说明
3.类似编号的元件是指不同的图中的共同部件。
4.图1是连接到主机的存储器系统的示例性实施方案的框图。
5.图2是图1的fep电路110的示例性实施方案的框图。
6.图3是图1的bep电路112的示例性实施方案的框图。
7.图4是图1的存储器封装件104的示例性实施方式的框图。
8.图5a是可实现本文描述的技术的存储器系统的一个示例的框图。
9.图5b描绘了图5a的行驱动器524和列驱动器514之间的示例性驱动 器。
10.图5c描绘了电流驱动器575的示例性框图。
11.图5d描绘了图5c的dac电路570的示例。
12.图6是可实现本文描述的技术的存储器系统的另一个示例的框图。
13.图7a描绘了图5a或图6的存储器阵列502中的示例性存储器单元的 剖面图。
14.图7b描绘了与图7a的存储器单元一致的存储器单元的示例性交叉点 存储器阵列750的透视图。
15.图8a描绘了图7a的存储元件710的示例性i-v曲线。
16.图8b描绘了图7a的选择器702的示例性i-v曲线。
17.图8c描绘了图7a的存储器单元700的示例性i-v曲线。
18.图9a描绘了与交叉点存储器阵列750的第一级一致的示例性电路。
19.图9b描绘了与图9a和图7b的交叉点存储器阵列750的第二级一致 的示例性电路。
20.图10a描绘了图9a的wl晶体管对wd3_1，其处于当上拉所选择的 字线wl3_1上的电压时pmosfet导通且nmosfet关断的配置。
21.图10b描绘了图9a的wl晶体管对wd3_1，其处于当感测到所选择 的字线wl3_1上的电压时pmosfet关断且nmosfet导通的配置。
22.图10c描绘了图9a的wl晶体管对wd3_1，其处于当感测到所选择 的字线wl3_1上的电压时pmosfet导通且nmosfet导通的配置。
23.图10d描绘了图9a的wl晶体管对wd3_1，其处于当上拉所选择的 位线bl0上的电压时pmosfet关断且nmosfet导通的配置。
24.图10e描绘了图9a的wl晶体管对wd3_1，其处于在所选择的位线 bl0被设置为接地的感测过程期间pmosfet关断且nmosfet导通的配 置。
25.图10f描绘了图9a的wl晶体管对wd3_1，其处于在所选择的位线 bl0被设置为接地的感测过程期间pmosfet导通且nmosfet导通的配 置。
26.图11a描绘了用于针对所选择的存储器单元诸如图7a的存储器单元 700执行写入操作的示例性过程的流程图。
27.图11b描绘了用于针对所选择的存储器单元诸如图7a的存储器单元 700利用单电压检测执行读取操作的示例性过程的流程图。
28.图11c描绘了用于针对所选择的存储器单元诸如图7a的存储器单元 700利用双电压检测执行读取操作的示例性过程的流程图。
29.图12a描绘了图7b的与图11b的过程一致的感测电路564的示例性 具体实施。
30.图12b描绘了图7b的与图11c的过程一致的感测电路564的另一个 示例性具体实施。
31.图12c描绘了与图9a一致的晶体管对wd3_1的pmosfet和 nmosfet的并联示例性电阻。
32.图13a描绘了存储器单元的与图11a的写入过程一致的电流对时间的 示例性曲线。
33.图13b描绘了存储器单元的与图13a一致的电压对时间的示例性曲 线。
34.图13c描绘了存储器单元的与图11b的读取过程一致的电流对时间的 示例性曲线。
35.图13d描绘了存储器单元的与图13c一致的电压对时间的示例性曲 线。
36.图13e描绘了存储器单元的与图11c的过程(步骤1100至1108)一 致的电流对时间的示例性曲线。
37.图13f描绘了存储器单元的与图13e一致的电压对时间的示例性曲 线。
38.图13g描绘了存储器单元的与图11c的回写过程(步骤1110)一致的 电流与时间的示例性曲线。
39.图13h描绘了存储器单元的与图13g一致的电压对时间的示例性曲 线。
具体实施方式
40.本发明描述了用于读取mram存储器单元的装置和技术。
41.mram存储器单元包括磁开关材料，该磁开关材料可基于不同磁化状 态而具有不同的数据状态，其中每种状态具有不同的电阻。mram存储器 单元可以是双端子设备，该双端子设备通过在一个方向上施加大约50nsec 的电流而被写入低电阻状态(例如，25kω)，并且通过在相反方向上施加 电流而被写入高电阻状态(例如，50kω)，该电流可以超过写入低电阻大 约50nsec所需的电流；例如，如果临界尺寸(cd)为20nm并且存储器单 元的电阻面积(ra)乘积为10，则该电流比写入低电阻所需的电流高 20％。电流感应存储器单元的自由层中的磁变化。
42.此外，当许多存储器单元被布置成交叉点存储器阵列时，每个存储器 单元可包括与选择器诸如双向阈值开关串联的存储元件(例如，包括磁开 关材料)。选择器可处于导通或非导通状态。为了写入或读取特定存储器 单元，经由与存储器单元接触的相应字线和位线施加电压和/或电流信号， 以将选择器设置为处于其导通状态。这被称为选择存储器单元。一旦选择 器处于其导通状态，就可以经由相应的字线和位线将电压和/或电流施加到 存储元件以用于写入或读取。例如，“自引用读取”(srr)可通过以下 方式在任一方向上执行到ap(高电阻状态)或p(低电阻状态)：在该方 向上选择位，读取该位以生成电平并存储该电平，在该方向上写入该位， 并且读取该位以与经调整的存储电平进行比较。如果srr被执行到ap状 态，则此类调整可以是用于稍后比较的电压的正增加，或者如果srr被执 行到p状态，则此类调整可以是用于稍后比较的电压的负降低。
43.写入之后，可执行读取操作以确定存储器单元的数据状态。读取操作 可涉及当施加电流时确定跨存储器单元的电压。一种用于读取的方法涉及 第一次感测电压，然后执行确保存储器单元处于高电阻状态的潜在破坏性 写入，然后进行第二次感测电压。如果电压增加超过指定量，则可断定存 储器单元最初处于低电阻状态并且通过写入操作编程至高电阻状态。在这 种情况下，写入操作是破坏性的。如果电压增加未超过指定量，则可断定 存储器单元最初处于高电阻状态并且在写入操作之后保持处于高电阻状 态。在这种情况下，写入操作不是破坏性的。
44.为了提供双向写入能力，连接到存储器单元的字线和位线均可包括用 于将电压和/或电流传递到存储器单元的晶体管，诸如mosfet。当以适当 的栅极到源极电压(称为von)偏置时在导通状态下提供mosfet或金属 氧化物半导体场效应晶体管。然而，当存储器单元改变其电阻状态时，von 可改变。这影响对从读取存储器单元生成的电压的感测。该读取可在通过 解码晶体管到全局节点进入感测放大器(感测电路)的路径中发生，该路 径经过解码晶体管和所选择的存储器位(单元)的串联组合。
45.本文提供的技术解决了上述及其他问题。每条位线和字线连接到晶体 管对，该晶体管对包括与nmosfet(n沟道mosfet)并联的pmosfet (p沟道mosfet)。位线和字线是导线。导线包括连接到每个存储器单 元的第一端(例如，底部)的第一导线和连接到每个存储器单元的第二端 (例如，顶部)的第二导线。当选择待读取的存储器单元时，可使用 pmosfet将第一导线的电压上拉(增大)到正电压，同时可使用 nmosfet将第二导线的电压下拉(减小)到例如0v。-该方法在接通选择 器时使电容最小化。当跨选择器的电压从vth(选择器)(例如，2.2v)塌 缩到vhold(选择器)(例如，1.3v)时，选择器的这种接通可以引起通过 存储元件的瞬态电流，从而导致当跨其的电压减小时通过存储器位的放电 电流。高于稳态读取电流的此类电流可能在存储电平之前在存储元件中引 起过早的状态变化，以便与写入位之后的所得读取电平进行比较。
46.在一个选项中，当读取所选择的存储器单元时，除了用于选择和接通 与存储元件串联的位选择器的pmosfet之外，第一导线的并联nmosfet 也可通过在所选择的存储器位的选择器接通之后接通来使用。nmosfet增 加了抵消pmosfet的减小的电阻的电阻，以允许在循环被激活时更准确 地感测在经过使用主机提供的地址选择位的解码晶体管的全局节点处的跨 存储器单元的电压。因此，由感测放大器电路感测的电压的振幅得以更好 地保持。在其中第一次和第二次感测电压的上述类型的读取操作中， pmosfet每次均可与
nmosfet一起接通(设置为处于导通状态)。在潜 在破坏性写入操作期间，当pmosfet接通时，nmosfet可保持导通或断 开(设置为处于非导通状态)。然后接通nmosfet，因此潜在破坏性写入 之后的读取具有与写入之前的读取相同的条件，从而允许比较结果电平以 确定存储元件的位状态在写入之后是否已经改变。
47.在另一个选项中，当读取所选择的存储器单元时，pmosfet断开，而 并联nmosfet接通。这增加了晶体管对的总电阻，使得如果存储元件在 破坏性写入之后从低电阻状态改变为高电阻状态(lrs到hrs)，则感测 电路感测到的电压被放大，第二次读取也仅在nmosfet导通的情况下完 成。在其中第一次和第二次感测电压的上述类型的读取操作(例如， srr)中，pmosfet每次断开的同时nmosfet可接通。在潜在破坏性写 入操作期间，当pmosfet接通时，nmosfet可保持导通或断开。
48.在位的初始选择期间使用pmosfet而非nmosfet有助于减小电容 并允许跨存储器单元的过电压更快地放电，从而在初始读取期间减小所得 的误码率(和干扰)。
49.一般来讲，可通过在选择期间选择并联晶体管对的哪一个或两个晶体 管相对于后续读取和写入操作处于导通状态来优化写入和读取两者。
50.这些和其他有益效果描述如下。
51.图1是连接到主机的存储器系统的示例性实施方案的框图。存储器系 统100可以实现本文所提议的技术。示例性存储器系统包括固态驱动器 (“ssd”)、存储卡和嵌入式存储器设备。也可以使用其他类型的存储 器系统。
52.图1的存储器系统100包括控制器102、布置在一个或多个存储器封装 件104中的用于存储数据的非易失性存储器，以及本地存储器106诸如 dram或reram。控制器102包括前端处理器(fep)电路110和一个或 多个后端处理器(bep)电路112。在一种方法中，fep电路110在asic 上实现，并且每个bep电路112在单独的asic上实现。在其他方法中， 统一控制器asic可组合前端功能和后端功能两者。asic可在同一半导体 上实现，使得控制器102被制造为片上系统(soc)。fep电路110和bep 电路112均包括其自身的处理器。在一个方法中，fep电路110和bep电 路112用作主从配置，其中fep电路110是主设备，并且每个bep电路 112是从设备。例如，fep电路110可以实现闪存转换层(ftl)或介质管 理层(mml)。还参见图2。bep电路112根据fep电路110的请求来管 理存储器封装件/管芯中的存储器操作。例如，bep电路112可进行读取、 擦除和编程过程。另外，bep电路112可执行缓冲器管理，设置fep电路 110所需的特定电压电平，执行纠错(ecc)，并且控制到存储器封装件的 切换模式接口。每个bep电路112可负责其自身的一组存储器封装件。另 选地，接口可以是jedec工业标准ddr或lpddr，诸如ddr5或 lpddr5。
53.存储器封装件104可包括一个或多个存储器管芯。因此，控制器102 连接到一个或多个非易失性存储器管芯。在一种方法中，存储器封装件104 中的每个存储器管芯利用基于电阻式随机存取存储器(诸如reram、 mram或feram或相变存储器(pcm))的存储级存储器(scm)。
54.控制器102经由接口130与主机120通信。接口可实现协议，诸如pciexpress(pcie)或ddr5或lpddr5上的nvm express(nvme)。为了 与存储器系统100一起工作，主机120包括沿着总线128连接的主机处理 器122、主机存储器124和pcie接口126。主机存储器124是物理存储 器，诸如dram、sram、非易失性存储器或另一类型的存储装置。在该 示例
中，主机120位于存储器系统100的外部并与该存储器系统分开。在 一个方法中，存储器系统100嵌入在主机120中。
55.图2是图1的fep电路110的示例性实施方案的框图。pcie接口150 与主机120(图1)和主机处理器152通信。主机处理器152与片上网络 (noc)154通信。noc是集成电路上的通信子系统，通常在soc中的核心 之间。noc可跨越同步和异步时钟域，或者使用非时钟的异步逻辑。noc 技术将联网理论和方法应用于片上通信。noc 154与存储器处理器156、 sram 160和dram控制器162通信。dram控制器162用于操作本地存 储器106诸如dram 106并且与该本地存储器通信。sram 160是由存储 器处理器156使用的本地ram存储器。存储器处理器156用于运行fep电 路并且执行各种存储器操作。noc还与两个pcie接口164和166通信。在 图1中，ssd控制器包括两个bep电路112；因此，存在两个pcie接口 164和166。每个pcie接口与bep电路112中的一个通信。bep电路112 和pcie接口的数量可以变化。
56.fep电路110还可包括闪存转换层(ftl)，或更一般地媒体管理层 (mml)158，该ftl或mml执行存储器管理(例如，垃圾收集、损耗 均衡和负载平衡)、逻辑到物理地址转换、与主机的通信、dram(本地 易失性存储器)的管理，以及ssd或其他非易失性存储系统的整体操作的 管理。mml 158可被集成为可以处理存储器错误并与主机界面交互的存储 器管理的一部分。具体地讲，mml可以是fep电路110中的模块，并且可 以包括存储器设备固件中的算法，该算法将来自主机的写入转换成到管芯 的存储器结构(诸如分别为图5a和图6的存储器阵列502)的写入。可能 需要mml 158，因为：1)存储器可能具有有限的耐久性；2)该存储器结构 可以只写入多个页面；并且/或者3)除非将存储器结构作为块擦除，否则可 以不写入该存储器结构。mml 158理解存储器结构的这些潜在限制，这些 限制可能对主机不可见。因此，mml 158尝试将来自主机的写入转换为向 存储器结构的写入。
57.图3是图1的bep电路112的示例性实施方案的框图。在一些方法 中，bep电路是控制器的一部分。bep电路包括用于与fep电路110通信 (例如，与图2的pcie接口164和166中的一者通信)的pcie接口200。 pcie接口200与两个noc 202和204通信。在一种方法中，将两种noc 组合。noc 202和204分别经由xor引擎224和254以及ecc引擎226 和256(用于执行纠错)分别连接到sram 230和260、缓冲器232和 262、处理器220和250以及数据路径控制器222和252。xor引擎允许数 据以在存在编程错误的情况下允许恢复的方式组合和存储。
58.数据路径控制器222和252分别连接到接口模块228和258，这两个接 口模块在该示例中各自经由四个信道与存储器封装件进行通信。因此， noc 202和204各自具有用于与存储器封装件通信的四个信道。每个接口 228/258包括四个切换模式接口(tm接口)、四个缓冲器和四个调度器。 对于信道中的每一个存在一个调度器、缓冲器和tm接口。数据路径控制 器222和252可包括处理器、fpga、微处理器、或其他类型的控制器。 xor引擎224和254和ecc引擎226和256是专用的硬件电路诸如硬件加 速器。在其他方法中，xor引擎224和254和ecc引擎226和256可在软 件中实现。调度器、缓冲器和tm接口是硬件电路。
59.图4是图1的存储器封装件104的示例性实施方式的框图。存储器封 装件包括连接到包括数据线和芯片使能线的存储器总线294的多个存储器 管芯292。存储器总线294连接到切换模式接口296以用于与bep电路112 的tm接口进行通信(参见例如图3)。存储器封装件可包括连接到存储器 总线和tm接口的小控制器，并且可具有一个或多个存储器管芯。在一个 方法中，每个存储器封装件包括八个或十六个存储器管芯；然而，管芯的 数量可变
化。另选地，此类控制器、ecc和损耗均衡功能可在每个存储器 芯片内实现为具有ecc和损耗均衡的“片上”控制器。
60.图5a是可实现本文描述的技术的存储器系统的一个示例的框图。存 储器系统500包括具有存储器单元的存储器阵列502。例如，存储器单元可 以以交叉点阵列的方式成行和成列布置，其中导线诸如字线沿行方向延 伸，位线沿列方向延伸。例如，参见图7b。存储器系统500包括行控制电 路520，该行控制电路的输出508连接到存储器阵列502的相应字线。行控 制电路520从系统控制逻辑电路560接收一组m个行地址信号和各种控制 信号。行控制电路可包括诸如行解码器522、行驱动器524和用于读取和写 入操作两者的块选择电路526的电路。存储器系统500还包括列控制电路 510，该列控制电路的输入/输出506连接到存储器阵列502的相应位线。列 控制电路510从系统控制逻辑电路560接收一组n个列地址信号和各种控 制信号。列控制电路可包括诸如列解码器512、列驱动器514、块选择电路 516以及读取/写入电路和i/o复用器的电路。还参见图5b。
61.系统控制逻辑电路560从主机接收数据和命令，并向主机提供输出数 据和状态。在其他方法中，系统控制逻辑电路560从单独的控制器电路接 收数据和命令，并且向该控制器电路提供输出数据，其中控制器电路与主 机通信。系统控制逻辑电路560可包括提供存储器操作的管芯级控制的状 态机561。在一个方法中，状态机能够由软件编程。在其他方法中，状态机 不使用软件并且完全以硬件(例如，电气电路)实现。在另一个方法中， 状态机被微控制器替换。系统控制逻辑电路560还可包括功率控制电路 562，该功率控制电路控制在存储器操作期间提供给存储器阵列502的行和 列的功率和电压。系统控制逻辑电路560可包括一个或多个状态机、寄存 器563和用于控制存储器系统500的操作的其他控制逻辑。系统控制逻辑 电路560还可包括感测电路564，诸如感测放大器。感测电路可用于读取操 作中以确定如本文所述的存储器单元的数据状态。例如，参见图12b。
62.在一些方法中，存储器系统500的所有元件(包括系统控制逻辑电路 560)可形成为单个管芯的一部分。在其他方法中，系统控制逻辑电路560 中的一些或全部可形成在不同管芯上。
63.出于本文档的目的，短语“控制电路”、“一个或多个控制电路”等 可包括行控制电路520、列控制电路510、控制器、状态机、微控制器和/或 由系统控制逻辑电路560表示的其他控制电路，或用于控制非易失性存储 器的其他类似电路。
64.存储器阵列502可包括例如单级交叉点阵列或多级交叉点阵列(图 7b)。存储器结构可形成在单个衬底(诸如晶圆)上方。
65.在一个方法中，存储器阵列502包括非易失性存储器单元的三维存储 器阵列，其中多个存储器级形成在单个衬底诸如晶圆上方。存储器结构可 包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅(或 其他类型的)衬底上方的有源区域的存储器单元的一个或多个物理级中一 体地形成。在一个示例中，非易失性存储器单元包括具有电荷俘获层的垂 直nand串。
66.在另一个方法中，存储器阵列502包括非易失性存储器单元的二维存 储器阵列。在一个示例中，非易失性存储器单元是利用浮动栅极的nand 闪存存储器单元。也可使用其他类型的存储器单元(例如，nor型闪存存 储器)。
67.包括在存储器阵列502中的存储器阵列架构或存储器单元的确切类型 不限于上
述示例。可以使用许多不同类型的存储器阵列架构或存储器技术 来形成存储器结构。用于存储器阵列502的存储器单元的合适技术的其他 示例包括reram存储器(电阻式随机存取存储器)、磁阻存储器(例 如，mram、自旋传递扭矩mram、自旋轨道扭矩mram)、feram、 相变存储器(例如，pcm)等。用于存储器阵列502的存储器单元架构的 合适技术的示例包括二维阵列、三维阵列、交叉点阵列、堆叠二维阵列、 竖直位线阵列等等。
68.reram交叉点存储器的一个示例包括可逆电阻切换元件，其布置在由 x线和y线(例如，分别为字线和位线)访问的交叉点阵列中。在另一个 方法中，存储器单元可包括导电桥存储器单元。导电桥存储器单元也可称 为可编程金属化单元。基于固体电解质内的离子的物理重新定位，导电桥 存储器单元可用作状态改变元件。在一些情况下，导电桥存储器单元可包 括两个固体金属电极，一个是相对惰性的(例如，钨)，而另一个是电化 学活性的(例如，银或铜)，在两个电极之间具有固体电解质的薄膜。随 着温度升高，离子的迁移率也增加，这导致导电桥存储器单元的编程阈值 降低。因此，导电桥存储器单元可在整个温度范围内具有宽范围的编程阈 值。
69.磁阻随机存取存储器(mram)使用磁存储元件存储数据。元件由两 个铁磁板形成，每个铁磁板可保持磁化，由薄的绝缘层隔开。还参见图 7a。两个板中的一个板(参考层)是被设定为特定极性的永磁体，并且另 一个板(自由层)具有可被改变以匹配外部场的磁化以存储该存储器的磁 化。存储器设备由此类存储器单元的网格构建。在用于编程的一个方法 中，每个存储器单元位于一对导线之间，该对导线被布置成彼此成直角， 与单元平行，一个在单元上方并且一个在单元下方。当电流穿过导线时， 产生感应磁场。下文将更详细地讨论基于mram的存储器方法。
70.相变存储器(pcm)利用了硫属化合物玻璃的独特性能。一个方法使用 gete-sb2te3超晶格通过仅利激光脉冲(或来自另一个源的光脉冲)改变 锗原子的配位状态来实现非热相变。因此，编程的剂量是激光脉冲。可以 通过阻止存储器单元接收光来抑制存储器单元。在其他pcm方法中，存储 器单元通过电流脉冲来编程。应当注意，在该文件中使用“脉冲”不需要 矩形脉冲，但包括声音、电流、电压光或其他波的(连续或非连续)振动 或脉冲串。
71.本文所述的技术不限于单个特定存储器结构、存储器配置或材料构 成，但涵盖了在如本文所述的以及如本领域普通技术人员所理解的技术实 质与范围内的许多相关的存储器结构。
72.可以将图5a的元件分成两个部分：存储器阵列502和外围电路，包括 所有其他元件。存储器电路的重要特性是其容量，该容量可通过如下方式 增加：增加存储器系统500的分配给存储器阵列502的存储器管芯的面 积。然而，这减小了可用于外围电路的存储器管芯的面积。此外，可在芯 片上提供的系统控制逻辑电路560的功能是有限的。因此，在用于存储器 系统500的存储器管芯设计中，需要对存储器阵列502的专用面积量以及 外围电路的专用面积量进行基本权衡。
73.另外，存储器阵列502和外围电路可使用不同的制造技术，诸如 nmos、pmos和cmos。
74.为了解决这些问题，下文所述的方法可将图5a的元件分离到单独形 成的管芯上，然后将这些管芯接合在一起。具体地，存储器阵列502可形 成在一个管芯上，并且外围电路
元件中的一些或全部(包括一个或多个控 制电路)可形成在单独的管芯上。例如，存储器管芯可以仅由存储器单元 形成，诸如闪存nand存储器、mram存储器、pcm存储器、reram存 储器或其他存储器类型的存储器单元阵列。然后可以将外围电路中的一些 或全部电路(包括诸如解码器和感测放大器等元件)移到单独的管芯上。 这允许根据其技术单独地优化存储器管芯中的每个管芯。例如，nand存 储器管芯可针对基于nmos的存储器阵列结构进行优化，而无需担心现在 已移到可针对cmos处理进行优化的独立外围电路管芯上的cmos元件。 这为外围元件提供了更多空间，如果外围元件被限制于容纳了存储器单元 阵列的相同管芯的边缘，则现在可结合可能不容易结合的附加能力。然后 可在接合式多管芯存储器电路中将两个管芯接合在一起，其中一个管芯上 的阵列连接到另一个管芯上的外围元件。参见图6。
75.图5b描绘了图5a的行驱动器524和列驱动器514之间的示例性驱动 器。驱动器可包括电荷泵和调节器电路，以用于在导线诸如字线和位线上 产生和调节电压和电流。驱动器包括字线(wl)驱动器524a、wlnmosfet晶体管驱动器524b、wl pmosfet晶体管驱动器524c和wl隔 离晶体管驱动器524d。电压驱动器还包括位线(bl)驱动器513g、blnmosfet晶体管驱动器513h、bl pmosfet晶体管驱动器514c和bl隔 离晶体管驱动器514d。wl驱动器和bl驱动器可以是电压和/或电流驱动 器。例如，参见图5c中的驱动器575。
76.图5c描绘了电流驱动器575的示例性框图。电流驱动器可被提供为例 如图5a的行控制电路520和/或列控制电路510的一部分，并且可以不同 方式实现。电流驱动器可以是写入电流源，该写入电流源用于设置期望的 电流和/或电压以执行任务，包括将数据写入存储器单元、选择存储器单元 以及执行存储器单元的潜在破坏性写入。
77.示例性电流驱动器基于来自texas instruments公司的dac7811型，并 且包括12位、串行输入、数模转换器的倍增。电流驱动器基于数字输入来 输出固定或变化的电流。电流驱动器包括12位r-2r dac 570、dac寄存 器571、输入锁存器572、控制逻辑和输入移位寄存器574以及上电复位电 路573。
78.控制逻辑和输入移位寄存器的输入包括not(同步)、sclk和 sdin。not(同步)是有效低控制输入。这是用于输入数据的帧同步信 号。当同步变低时，其使sclk和sdin的缓冲器通电，并且输入移位寄存 器被启用。将数据加载到以下时钟的有源边缘上的移位寄存器。串行接口 对时钟进行计数，并且数据被锁存到第16个有源时钟边缘上的移位寄存 器。sclk是串行时钟输入。默认情况下，将数据时钟控制到串行时钟输入 的下降边缘上的输入移位寄存器中。sdin是串行数据输入。将数据时钟控 制到串行时钟输入的有源边缘上的16位输入寄存器中。在上电复位处上电 时，将数据时钟控制到sclk的下降边缘上的移位寄存器中。sdo是诸如 用于链接多个装置的控制逻辑和输入移位寄存器的串行数据输出。
79.dac 570的输出包括rfb、iout1和iout2。rfb是dac的反馈电 阻器。iout1是dac的电流输出。vout是电流源的输出电压。iout2是 dac的模拟接地。示例性电流和电压输出在图13e至图13h中提供。
80.图5d描绘了图5c的dac电路570的示例。基于十二个数据位db0
‑ꢀ
db11对电路进行数字控制，其中db0为最低有效位(lsb)，db11为最 高有效位(msb)。该电路包括串联布置的一组电阻r的电阻器581，以 及并联布置在阶梯的不同支路中的一组电阻2r的电阻器582。另外，每个 2r电阻器连接到一组开关583中的开关，该开关可基于相应数据位的值将 电阻
器连接到输出路径iout1或iout2。该电路接收基准电压vref，该参 考电压用于在不同支路中生成电流并且确定dac满标度电流。基于数据 位，提供对应的电流作为输出。
81.图6是可实现本文描述的技术的存储器系统的另一个示例的框图。这 是图5a的布置的替代形式，并且例如可使用晶圆到晶圆接合来实现，以在 存储器系统600中提供接合管芯对。耦接控制管芯611和单独的存储器管 芯601。控制管芯包括外围电路，该外围电路包括系统控制逻辑电路560、 行控制电路520和列控制电路510。附加元件诸如来自控制器102的功能元 件也可移到控制电路管芯611中。
82.列控制电路510耦接到贯穿导电路径上的存储器阵列502。导电路径 可提供列解码器512、列驱动器514和块选择电路516与存储器阵列502的 位线之间的电连接。导电路径可从控制管芯611中的列控制电路510延伸 穿过控制管芯611上的垫。这些垫接合到存储器管芯601的对应垫，这些 垫继而连接到存储器阵列502的位线。存储器阵列502的每条位线可具有 连接到列控制电路510的对应导电路径。类似地，行控制电路520可通过 导电路径耦接到存储器阵列502。导电路径中的每条导电路径可以对应于字 线、虚设字线或选定栅极线。也可在控制管芯611与存储器管芯601之间 提供附加的电路径。
83.系统控制逻辑电路560、列控制电路510、行控制电路520和/或控制 器102(或等效功能电路)与图5a中描绘的其他电路的全部或子集组合或 在图6中的控制电路管芯611和图5a中的类似元件上组合，可被视为执行 本文所述功能的一个或多个控制电路的一部分。控制电路可以仅包括硬件 或者包括硬件和软件(包括固件)的组合。例如，由固件编程以执行本文 描述的功能的控制器是控制电路的一个示例。控制电路可包括处理器、 fga、asic、集成电路或其他类型的电路。
84.在以下讨论中，存储器阵列502主要在交叉点架构的上下文中讨论， 尽管大部分讨论可以更一般地应用。在交叉点架构中，第一组导线或线 (诸如字线)相对于下面的衬底在第一方向上延伸，第二组导线或线(诸 如位线)相对于下面的衬底在第二方向上延伸。存储器单元位于字线和位 线的交集。这些交叉点处的存储器单元可根据多种技术中的任一种来形 成，包括上文所述的那些技术。以下讨论将主要集中于基于使用mram存 储器单元的交叉点架构的方法。
85.图7a描绘了图5a或图6的存储器阵列502中的示例性存储器单元的 剖面图。存储器单元700包括与选择器702串联的存储元件710。存储器阵 列可由大量此类存储器单元组成。示例性存储器单元700包括由金属诸如 钛(ti)或氮化钛(tin)形成的底部电极701和顶部电极706。在该示例 中，存储元件是mram，并且包括参考层703、隧道势垒704和自由层 705。参考层可包括铁磁金属，诸如与导电间隔物耦合的双层cofeb和 copt，该导电间隔物包括例如导电金属，诸如ta、w、ru、cn、tin和 tan。自由层可包括厚度为大约1-2nm的铁磁金属，诸如cofe或cofeb合 金。ir层可设置在自由层和隧道势垒之间，并且可掺杂有ta、w或mo。 隧道势垒可包括例如mgo或其他绝缘材料。可在自由层上方提供覆盖层诸 如mgo，以增加自由层的各向异性。存储元件的电阻基于其磁化而改变。
86.顶部导线连接到存储器单元的顶端731，而底部导线连接到存储器单 元的底端721。一端为第一端，另一端为第二端。导线中的一条是字线，并 且另一条是位线。
87.选择器可位于相对于存储元件的任何位置，诸如存储元件的上方、下 方或侧面。在该示例中，选择器位于存储元件下方。
88.存储器单元可以是双极(双向)的，这意味着跨其端子施加一种极性 的电压以将其写入(编程)到高电阻状态(hrs)，并且跨其端子施加相 反极性的电压以将其写入到低电阻状态(lrs)。例如，参见图8c。因 此，存储元件可在两种或更多种状态之间可逆地切换。一个电阻状态可表 示二进制“0”，而另一个电阻状态可表示二进制“1”。然而，两种以上 的数据/电阻状态可用于一些类型的存储元件技术，诸如相变存储器，所有 这些可通过所述方式有利地选择和感测。
89.选择器可包括例如双向阈值切换材料。示例包括ge-se、ge-se-n、 ge-se-as、ge-se-sb-n、ge58se42、gete6、si-te、zn-te、c-te、b-te、 ge-as-te-si-n、ge-as-se-te-si和ge-se-as-te。
90.选择器控制对存储元件的访问。具体地，为了施加电压或电流到存储 元件以改变其电阻状态，对应的选择器首先必须通过施加足够高的电压 (例如，电压幅值高于阈值电压的电压)而从非导通状态切换到导通状 态。还参见图8b。
91.存储器单元的状态基于参考层和自由层的磁化的相对取向。如果两个 层在相反方向上磁化，则存储器单元将处于反平行(ap)、高电阻状态 (hrs)。如果两个层在相同方向上磁化，则存储器单元将处于平行 (p)、低电阻状态(lrs)。
92.磁化方向对于参考层是固定的，而对于自由层可以改变。通过将自由 层编程为具有与参考层相同的取向或相反的取向来将数据写入mram存储 器单元。在一种方法中，诸如图7b中的mram存储器单元的阵列通过将 所有存储器单元设置到lrs而被置于初始状态。然后可通过将磁场反转为 与参考层的磁场相反而将其自由层放置在hrs中来对所选择的存储器单元 进行编程。当对自由层进行编程时，参考层保持其取向。
93.为了感测(读取)存储在mram中的数据状态，跨存储器单元施加电 压以确定其电阻状态。可在任一方向上跨存储器单元施加电压或电流。在 一种方法中，通过驱动电流来施加电压。参见例如图13e和图13f。
94.一种类型的mram是垂直自旋传递扭矩(stt)mram，其中自由层 包括垂直于自由层的平面的可切换磁化方向。stt是可以使用自旋极化电 流来修改磁隧道结中的磁层取向的效应。电荷载流子(诸如电子)具有被 称为自旋的特性，自旋是载流子固有的少量角动量。电流一般是非极化的 (例如，由50％的自旋向上和50％的自旋向下电子组成)。自旋极化电流 是任一自旋的电子更多(例如，多数为自旋向上电子或多数自旋向下电 子)的电流。在写入操作中，通过使电流穿过参考层，可产生自旋极化电 流。如果该自旋极化电流被引导到自由层中，则角动量可被转移到自由 层，从而改变其磁化方向。
95.对于反平行到平行(ap2p)写入，箭头741表示电子写入电流，例如 电子(e-)移动的方向，并且箭头742表示电流(i)的方向。例如，为了 在图7a中的向上箭头741的方向上生成电子写入电流，由于电子的负电 荷，顶部导线730的电压被设定为高于(+v)底部导线730的电压。电子 写入电流中的电子在穿过参考层703时变为自旋极化的。当自旋极化的电 子隧穿隧道势垒704时，角动量的守恒可以导致自旋传递扭矩被施加在自 由层705和参考层703两者上。如果自由层的初始磁化取向与参考层反平 行(ap)，则该扭矩不足以影响参考层的磁化方向，但足以将自由层中的 磁化取向切换成与参考层的磁化取向平行(p)。然后，在关闭电子写入电 流之前和之后，平行磁化将保持稳定。
96.对于平行到反平行(p2ap)写入，箭头743表示电子写入电流，例如 电子(e-)移动
的方向，并且箭头744表示电流(i)的方向。如果自由层 和参考层磁化最初是平行的，则可通过施加方向与上述情况相反的电子写 入电流(例如，图7a中的向下箭头743的方向)来切换自由层的磁化方向 以变得与参考层的磁化方向反平行。在这种情况下，通过在底部导线上施 加较高电压(+v)来将电子写入电流从顶部导线730施加到底部导线 720。这将把处于p状态的自由层写入ap状态。因此，可基于电子写入电 流的方向来将自由层的磁化设定为两个稳定取向中的任一个。
97.存储器单元中的数据(“0”或“1”)可通过测量其电阻来读取。 lrs可表示“0”位，而hrs表示“1”位。在读取操作中，可通过例如在 ap2p方向上从底部导线向顶部导线施加电子读取电流，或通过例如在 p2ap方向上从顶部导线向底部导线施加电子读取电流来跨存储器单元施加 读取电流。在读取操作中，如果电子写入电流太高，则这可能干扰存储在 存储器单元中的数据并改变其状态。例如，如果电子读取电流使用p2ap方 向，则p2ap方向上的过高电流或电压可以在初始读取期间将处于低电阻p 状态的存储器单元切换到处于高电阻ap状态，该初始读取旨在存储表示
ꢀ“
读取”开始时的初始位状态的电平。由于写入p2ap需要更多电流，尽管 mram存储器单元可以在任一方向上读取，因此写入操作的方向性质可以 使一个读取方向优于另一个读取方向以降低误码率(干扰)；即p2ap方 向。
98.为了在存储器阵列中读取或写入所选择的存储器单元，对应于所选择 的存储器单元的位线和字线被偏置以跨所选择的存储器单元施加电压并引 起电子的流动。这还将在连接到位线和字线的阵列的未被选择的存储器单 元上施加电压，从而导致电流泄漏和功耗消耗。减少电流泄漏的一种方法 是将选择器元件与每个mram串联放置。例如，阈值开关选择器在偏置被 保持为低于其阈值电压的电压时具有高电阻(处于断开或非导通状态)， 并且在偏置被保持为高于其阈值电压的电压时具有低电阻(处于导通或导 电状态)。阈值开关选择器维持接通，直到其电流降低到保持电流以下， 或者电压降低到保持电压以下。参见图8b。当发生这种情况时，阈值开关 选择器返回到断开状态，直到再次施加大于阈值电压的电压(或施加大于 阈值电流的电流)。因此，为了对交叉点处的存储器单元进行编程，施加 足以接通相关联的阈值开关选择器并且写入存储器单元的电压和/或电流。 为了读取存储器单元，必须在可确定存储器单元的电阻状态之前类似地接 通阈值开关选择器。在一种方法中，通过施加读取电流iread并且检测跨位 线和字线上的存储器单元(包括存储元件和串联连接的选择器)和串联选 择晶体管(进入感测放大器的全局选择节点)的所得电压来确定电阻状 态。例如，可在如本文所述的潜在破坏性写入操作之前和之后检测电压。
99.当阈值开关选择器接通时，mram存储元件710如所描述的那样操 作，尽管存在跨阈值开关选择器的电压降。在通过施加高于阈值电压的电 压来接通阈值开关选择器之后，偏置电流或电压应足够高以高于阈值开关 选择器的保持电流或保持电压，使得选择器在后续的读取或写入操作期间 保持接通。还参见图8a至图8c。
100.图7b描绘了与图7a的存储器单元一致的存储器单元的示例性交叉点 存储器阵列750的透视图。存储器阵列可包括一级或多级存储器单元。该 示例包括两个级，即第一级l1和第二级l2。也可使用两个以上的电平。 在该简化示例中，l1上存在四条字线wl0_1至wl3_1，l1和l2上存在 四条位线bl0至bl3，并且l2上存在四条字线wl0_2至wl3_2。因此， 位线由两个相邻级共享。一行存储器单元与每条字线相关联，并且两列存 储器单元(两列中的每
一列)与每条位线相关联。还参见图9a和图9b。 就存储元件相对于选择器的位置而言，存储器单元的取向在每个层中可相 同或不同。即，存储器单元可在l2上相对于l1反转，使得位线的电压和/ 或电流操作的极性对于每个层是相同的。或者，存储器单元可在l1和l2 上取向相同，因此通过在选择l1用于读取和写入p2ap时取负来选择位 线，或者在选择l2用于读取和写入p2ap时取正来选择位线；或者反转电 压来写入ap2p。
101.字线和位线包括导电材料，诸如钨或铜、任何适当的金属、重掺杂半 导体材料、导电硅化物、导电硅化物-锗化物或导电锗化物。在该示例中， 导体为轨道形状，字线彼此平行延伸，并且位线彼此平行延伸并垂直于字 线。
102.每个存储器单元位于相应的字线和位线的交集。例如，存储器单元 700位于wl3_1和bl3的交集。为了跨存储器单元施加电压，控制电路跨 wl3_1和bl3施加电压。
103.上述示例示出了圆柱形或柱形形状的存储器单元和轨道形状的导体。 然而，其他选项是可能的。
104.图8a至图8c描绘了对数标度的电流和线性标度的电压。
105.图8a描绘了图7a的存储元件710的示例性i-v曲线。如结合图7a 所讨论的，在ap2p写入过程中通过例如跨存储元件施加正电压将双极开关 存储元件从hrs切换到lrs，并且在p2ap写入过程中通过例如跨存储元 件施加负电压将双极开关存储元件从lrs切换到hrs。
106.i-v曲线用于与选择器分开的存储元件。水平轴描绘了vwrite_ap2p， 即ap2p写入操作发生时的电压，以及vwrite_p2ap，即p2ap写入操作发 生时的电压。在该示例中，vwrite_ap2p大于vwrite_p2ap。
107.在ap2p写入操作中，存储元件最初处于hrs。当电压从0v增大至 vwrite_ap2p时，电流增大，如曲线800所描绘(图8a)。当存储器单元 切换到低电阻状态(lrs)时，曲线801描绘写入操作期间电流的增大。随 后，随着电压朝0v减小，电流也减小，如曲线802所描绘(图8a)。
108.在p2ap写入操作中，存储元件最初处于lrs。当电压的幅值从0v增 大至vwrite_p2ap时，电流增大，如曲线803所描绘(图8a)。当存储器 单元切换到高电阻状态(hrs)时，曲线804描绘写入操作期间电流的减 小。随后，随着电压的幅值朝0v减小，电流也减小，如曲线805所描绘。
109.图8b描绘了图7a的选择器702的示例性i-v曲线。i-v曲线用于与 存储器单元分开的选择器。水平轴描绘了保持阈值电压vhold和操作阈值 电压vth。描绘这些电压的正极性和负极性以用于写入操作，这与图8a一 致。
110.在ap2p写入操作中，当电压从0v增大至vth时，电流增大，如曲线 810所描绘。当电压增大至vth以上时，选择器接通并且电流突然增大，如 曲线811所描绘。随后，曲线812示出了电压可仅随着小的电流变化而增 大或减小。这取决于电阻。在大多数情况下，电流随着p状态的电压而线 性增大，但ap电阻可随着电压增大而减小。当电压由于电压顺应性而增加 到某一水平以上时，电流可停止改变。当ap2p写入操作完成时，电压可减 小到vhold，此时选择器关断，从而导致电流突然减小(曲线813)。
111.在ap2p写入操作中，当电压的幅值从0v增大至-vth时，电流增大， 如曲线820所描绘。当电压的幅值增大至-vth以上时，选择器接通并且电 流突然增大，如曲线821所描绘。
随后，曲线822示出了电压可仅随着小 的电流变化而增大或减小。当写入操作完成时，电压的幅值减小到vhold， 此时选择器关断，从而导致电流突然减小(曲线823)。
112.图8a描绘了图7a的存储器单元700的示例性i-v曲线。存储器单元 包括与选择器串联的存储元件。可通过接通选择器，然后施加被设计成改 变选择器的状态的电压和/或电流来改变存储器单元的状态。
113.包括电压和电流的信号直到选择器接通才被施加到存储器单元。电压 可在选择器接通之后增大以跨存储器单元提供适当的读取或写入电压。
114.在ap2p操作中，当电压从0v增大至vth时，电流增大，如曲线830 所描绘。当电压增大至vth以上时，选择器接通并且电流突然增大，如曲 线831所描绘。电压可进一步增大至vwrite_ap2p，如曲线832所示，此时 发生设定操作，从而导致电流突然增大(曲线833)。随后，当写入操作完 成时，曲线834示出电压减小到vhold，此时选择器断开，从而导致电流突 然减小(曲线835)。
115.在ap2p写入操作中，当电压的幅值从0v增大至-vth时，电流增大， 如曲线840所描绘。当电压的幅值增大至-vth以上时，选择器接通并且电 流突然增大，如曲线841所描绘。电压可进一步增大至vwrite_p2ap，如 曲线842所示，此时发生写入操作，从而导致电流突然减小(曲线843)。 随后，当写入操作完成时，曲线844示出电压的幅值减小到vhold，此时选 择器断开，从而导致电流突然减小(曲线845)。
116.图9a描绘了与交叉点存储器阵列750的第一级一致的示例性电路 900。字线wl0_1至wl3_1与位线bl0至bl3一起示出。存在以四行四 列布置的十六个示例性存储器单元，其中每行连接到相应字线，并且每列 连接到相应位线。每个存储器单元可以是双端子设备，其中一个端子连接 到第一导线，并且另一个端子连接到第二导线。导线可以是例如金属或掺 杂硅。
117.例如，存储器单元m00_1、m01_1、m02_1和m03_1分别连接到 wl0_1并连接到bl0至bl3，存储器单元m10_1、m11_1、m12_1和 m13_1分别连接到wl1_1并连接到bl0至bl3，存储器单元m20_1、 m21_1、m22_1和m23_1分别连接到wl2_1并连接到bl0至bl3，并且 存储器单元m30_1、m31_1、m32_1和m33_1分别连接到wl3_1并连接 到bl0至bl3。连接到wl3_1和bl0的m30_1是如虚线所示的示例性所 选择的存储器单元。
118.在一种方法中，每条位线和字线可被如由包括分别用于bl0和wl3_1 的示例性端子915和916的圆形端子所描绘的开路终止。
119.晶体管对可连接到每条导线。例如，晶体管对wd0_1至wd3_1分别 与字线wl0_1至wl3_1串联连接，晶体管对bd0至bd3分别与位线bl0 至bl3串联连接。wd0_1至wd3_1可以用于选择或取消选择相应的字线， 并且bd0至bd3可以用于选择或取消选择相应的位线。例如，wd0_1至 wd3_1是字线解码器晶体管并且可以是行控制电路520的一部分。例如， bd0至bd3是位线解码器晶体管并且可以是列控制电路510的一部分。
120.在一种方法中，每个晶体管解码器对包括与nmosfet并联的 pmosfet(在控制栅极上以圆圈示出)。例如，wd0_1至wd3_1分别包 括pmosfet 940-943和nmosfet 944-947。bd0至bd3分别包括 nmosfet 960-963和pmosfet 964-967。字线的晶体管对可以连接到公共 路径910，而位线的晶体管对可以连接到公共路径920。公共路径910可诸 如在写入操作中连接到wl驱动器524a(图5b)，并且公共路径920可连 接到bl驱动器513g。公共路径也可诸
如在读取操作中连接到感测电路564(图5a)。或者，在导线中的一条导线以0v或接地驱动的情况下，另 一条导线可在读取操作中连接到感测电路564。
121.为了选择用于写入或读取的存储器单元m30_1，可以在导通状态下提 供wd3_1和bd0，以向存储器单元施加电压/电流。在晶体管对wd3_1 内，可以在导通状态下提供晶体管943和947中的一者或两者，以在写入 操作中将电压/电流从路径910连接到wl3_1，或者在读取操作中经由路径 910感测wl3_1上的电压。类似地，在晶体管对bd0内，可以在导通状态 下提供晶体管960和964中的一者或两者，以在写入操作中将电压/电流从 路径920连接到bl0，或者在读取操作中经由路径920感测bl0上的电 压。一般来讲，对于增强型晶体管，当施加正栅极到源极电压时， nmosfet处于导通状态，并且当施加负栅极到源极电压时，pmosfet处 于导通状态，其中在这两种情况下，栅极到源极电压的幅值均超过晶体管 的vth。还参见图10f至图10f。
122.该电路还包括连接到每条字线和位线的隔离晶体管。例如，wl0_1至 wl3_1分别连接到隔离待机晶体管930-933。可在导通状态下提供wl隔 离晶体管，以将隔离待机电压(例如，1.65v)传递到在写入或读取操作中 未被选择的字线。在一种方法中，wl隔离晶体管可以是nmosfet，并且 具有连接到路径920上的公共电压的源极。对于所选择的字线，例如 wl3_1，在非导通状态下提供隔离晶体管933，以将隔离电压与字线断开。 这允许驱动电压/电流或感测电压分别在写入或读取操作中穿过晶体管对 wd3_1。
123.类似地，bl0至bl3分别连接到隔离晶体管950-953。可在导通状态 下提供bl隔离晶体管，以将隔离电压(例如，1.65v)传递到在写入或读 取操作中未被选择的位线。在一种方法中，bl隔离晶体管可以是 pmosfet，并且具有连接到路径921上的公共电压的源极。此类路径921 电压可与路径920电压相同。
124.对于所选择的位线bl0，在非导通状态下提供隔离晶体管950，以将 隔离电压与位线断开。这允许驱动电压/电流或感测电压分别在写入或读取 操作中穿过晶体管对bd0。
125.在一种方法中，连接到未被选择的字线和未被选择的位线两者的未被 选择的存储节点可在写入操作期间在它们的两个端子处以相等的正电压(隔离电压)偏置，以防止未被选择的存储器单元被写入。未被选择的存 储器单元是未被选择用于读取或写入操作的存储器单元。所选择的存储器 单元是被选择用于读取或写入操作的存储器单元。隔离电压足以防止未被 选择的存储器单元受到所选择的存储器单元的写入或读取操作的影响；例 如，在有源操作期间施加到wl和bl中任一者的最小电压和最大电压的平 均值附近，当单元未被选择时，未被选择的单元在其两端不具有超过vth (选择器)的电压。
126.可以由行解码器控制电路和列解码器控制电路设置适当的控制栅极电 压(vcg)在导电或非导通状态下来提供晶体管对的pmosfet和 nmosfet和隔离晶体管。在晶体管对内，可针对pmosfet和nmosfet 独立地控制该控制栅极电压。nmosfet和pmosfet的控制栅极可在每个 晶体管对中单独控制，每个晶体管能够用于选择或取消选择该路径。
127.图9b描绘了与图9a和图7b的交叉点存储器阵列750的第二级一致 的示例性电路990。如结合图7b所述，位线bl0至bl3可以在存储器单 元的第一级和第二级之间共享。字线解码器可具有与第一级类似的布置。 字线wl0_2至wl3_2与位线bl0至bl3一起示出。存在十六个示例性存 储器单元。例如，存储器单元m00_2、m01_2、m02_2和m03_2分别连接 到wl0_2并连接到bl0至bl3，存储器单元m10_2、m11_2、m12_2和 m13_2分别连接到wl1_2并连接到
bl0至bl3，存储器单元m20_2、 m21_2、m22_2和m23_2分别连接到wl2_2并连接到bl0至bl3，并且 存储器单元m30_2、m31_2、m32_2和m33_2分别连接到wl3_2并连接 到bl0至bl3。连接到wl3_2和bl0的m30_2是如虚线所示的示例性所 选择的存储器单元。
128.在一种方法中，每条位线和字线可被如由包括分别用于bl0和wl3_2 的示例性端子915a和916a的圆形端子所描绘的开路终止。
129.晶体管对可连接到每条导线。例如，晶体管对wd0_2至wd3_2分别 与字线wl0_2至wl3_2串联连接。wd0_2至wd3_2可以用于选择或取消 选择相应的字线，并且bd0至bd3可以用于选择或取消选择相应的位线。 例如，wd0_2至wd3_2是字线解码器晶体管并且可以是行控制电路520的 一部分。
130.在一种方法中，每个晶体管解码器对包括与nmosfet并联的 pmosfet。例如，wd0_2至wd3_2分别包括pmosfet 980-983和 nmosfet 984-987。字线的晶体管对可以连接到公共路径910a。公共路径 910a可以连接到wl驱动器524a(图5b)，例如在用于20nm cd mram 的写入操作中提供例如大约30μa的电流源。或者，共同路径910a可以连 接到感测电路564(图5a)，诸如在读取操作中提供例如大约15μa的电 流源。
131.为了选择用于写入或读取的存储器单元m30_2，以导通状态提供 wd3_2和bd0，以跨存储器单元施加电压。在晶体管对wd3_2内，可以在 导通状态下提供晶体管983和987中的一者或两者，以在写入操作中将电 压/电流从路径910a连接到wl3_2，或者在读取操作中经由路径910a感测 wl3_2上的电压。类似地，在晶体管对bd0内(图9a)，可以在导通状 态下提供晶体管960和964中的一者或两者，以在写入操作中将电压/电流 从路径920连接到bl0，或者在读取操作中经在路径920处感测bl0上的 电压。
132.另外，wl0_2至wl3_2分别连接到隔离晶体管970-973。在一种方法 中，wl隔离晶体管可以是nmosfet，并且具有连接到路径920a上的公 共电压的源极。对于所选择的字线，例如wl3_2，在非导通状态下提供隔 离晶体管973，以将隔离电压与字线断开。这允许驱动电压/电流或感测电 压分别在写入或读取操作中穿过晶体管对wd3_2。
133.连接到每条导线(例如，字线或位线)的晶体管对提供优化的双向写 入能力。如开始时所述，可通过提供处于导通状态的一个或两个晶体管来 优化写入和读取两者。具体地讲，当选择存储器单元时，可使用由电流源 驱动的pmosfet将诸如wl3_1的第一导线的电压上拉(增大)至正电 压，而可使用nmosfet(诸如图9a的bd0中的nmosfet 960)将诸如 bl0的第二导线的电压下拉(减小)至例如大约0v。该方法在通过仅使用 解码器对中的一个晶体管来接通选择器时使电容最小化，其中pmosfet 能够将节点拉得高于nmosfet，因为避免了vth的损失。然而，当在选择 器导通并且wl电压较低之后读取所选择的存储器单元时，在一个选项 中，第一导线的并联nmosfet也可并联或单独使用。该nmosfet增加电 阻，该电阻抵消该pmosfet的减小的电阻，以允许准确感测跨该存储器 单元的该电压。因此，由感测电路感测的电压的振幅得以保持(或如果单 独使用nmosfet，则增大)。在另一个选项中，当读取所选择的存储器单 元时，pmosfet断开，而并联nmosfet接通。这增加了晶体管对的总电 阻，使得如果mram从lrs变为hrs，则感测电路感测到的电压被放 大。
134.图10a描绘了图9a的wl晶体管对wd3_1，其处于当上拉所选择的 字线wl3_1上的电压时pmosfet导通且nmosfet关断的配置。例如， 字线电压的上拉可以在经解码的位的选择器的选择过程期间发生，或者在 写入期间发生。在一种方法中，诸如在图5c中，使用读取电
流源上拉电压 以选择位并且使用写入电流源上拉电压以写入位，这些过程各自使用 pmosfet。并且可利用pmosfet进行读取。或者这可以利用都导通的 pmosfet和nmosfet，以在自引用读取(srr)的写入之后改善从改变 状态的mram到感测放大器的差值信号。或者可仅通过在选择器接通之后 断开pmosfet并接通nmosfet从而利用nmosfet进行读取来进一步增 大信号。
135.在图10a至图10c中，晶体管对wd3_1包括并联的pmosfet 943与 nmosfet 947。在图10a至图10f中，pmosfet的控制栅极、漏极和源 极分别表示为gp、dp和sp，并且nmosfet的控制栅极、漏极和源极分 别表示为gn、dn和sn。此外，在一些配置中，pmosfet和nmosfet可 充当通路栅。
136.从公共路径910穿过pmosfet到wl3_1的箭头表示从源极(sp)到 漏极(dp)的电流方向。如所提及的，在施加幅值超过晶体管的vth的负 栅极到源极电压时，pmosfet处于导通状态。这可例如通过向栅极 (gp)施加0v并且向源极施加正电压(诸如大于1v)来实现，假设例如 vth为1v。在栅极到源极电压不超过vth时，nmosfet处于非导通状态。 这可例如通过向栅极施加0v来实现。
137.图10b描绘了图9a的wl晶体管对wd3_1，其处于当感测到所选择 的字线wl3_1上的电压时pmosfet关断且nmosfet导通的配置。在感 测期间，感测电路经由公共路径910和晶体管对wd3_1并且具体地讲在该 示例中经由nmosfet 947感测wl3_1的电压。例如，通过向栅极(gp) 施加3.3v来断开pmosfet。例如，通过向栅极(gn)施加3.3v来接通nmosfet。从wl3_1穿过nmosfet到公共路径910的箭头表示从漏极 (dn)到源极(sn)的电流方向。
138.图10c描绘了图9a的wl晶体管对wd3_1，其处于当感测到所选择 的字线wl3_1上的电压时pmosfet导通且nmosfet导通的配置。在感 测期间，感测电路经由公共路径910和晶体管对wd3_1并且具体地讲在该 示例中经由nmosfet 947和pmosfet 943感测wl3_1的电压。例如，通 过向栅极(gp)施加0v来接通pmosfet。wd3_1上的电压是pmosfet 的源极处的正电压，并且被假定为足够高以提供|vgs|》vth。例如，通过向 栅极(gn)施加3.3v来接通nmosfet。wd3_1上的电压是nmosfet的 漏极(dn)处的正电压，并且可低于控制栅极电压(gn)。在两个晶体管 并联的情况下，dp与sn相同，并且sp与dn相同。
139.图10d描绘了图9a的wl晶体管对wd3_1，其处于当下拉所选择的 位线bl0(诸如大约0v)时pmosfet关断且nmosfet导通的配置。例 如，位线电压的下拉可以在经解码的位的选择器的选择过程期间发生，或 者在该位的读取或写入期间发生。如上所述，选择或写入可以是双向的。 因此，在一个方向上，字线被偏置为高于位线，并且在相反方向上，位线 被偏置为高于字线。例如，在位线被偏置为更高时，其可以由pmosfet 驱动。
140.在图10d至图10f中，晶体管对bd0包括并联的pmosfet 964与 nmosfet 960。
141.从公共路径920穿过nmosfet到bl0的箭头表示从漏极(dn)到源 极(sn)的电流方向。这可例如通过向nmosfet的栅极施加3.3v来实 现。例如，通过向栅极施加3.3v来断开pmosfet。
142.图10e描绘了图9a的wl晶体管对wd3_1，其处于在所选择的位线 bl0被设置为接地的感测过程期间pmosfet关断且nmosfet导通的配 置。在用于感测的一个选项期间，bl0的电压可在公共路径920处接地， 例如，设定为0v。例如通过向栅极施加3.3v来断开pmosfet，并且例如 通过向栅极施加3.3v来接通nmosfet。从bl0穿过nmosfet到公共路 径920的箭头
表示从漏极(dn)到源极(sn)的电流方向。
143.图10f描绘了图9a的wl晶体管对wd3_1，其处于在所选择的位线 bl0被设置为接地的感测过程期间pmosfet导通且nmosfet导通的配 置。在该选项中，例如通过向栅极施加0v来接通pmosfet，并且例如通 过向栅极施加3.3v来接通nmosfet。
144.图11a描绘了用于针对所选择的存储器单元诸如图7a的存储器单元 700执行写入操作的示例性过程的流程图。步骤1000包括经由顶部导线驱 动电流以将存储器阵列中的存储器单元设置为lrs(p)状态。在所有存储 器位置处重复这一操作将使所有位处于lrs状态。在该方法中，存储器单 元中的所有存储器单元都处于相同的已知状态。在一种方法中，可将底部 导线设定为固定电压。步骤1001包括接收要存储在存储器阵列中的数据。 例如，可经由通信接口接收该数据。步骤1002包括基于该数据来识别要编 程为hrs(ap)状态的存储器单元。例如，这些可以是旨在存储1位的 位。步骤1003包括经由底部导线驱动电流以选择所识别的存储器单元并将 其从p状态编程为ap状态。在一种方法中，可将顶部导线设定为固定电 压。所涉及的顶部导线和底部导线与图7a的存储器单元配置一致。还可参 见图13a和图13b。
145.图11b描绘了用于针对所选择的存储器单元诸如图7a的存储器单元 700利用单电压检测执行读取操作的示例性过程的流程图。该过程可应用于 例如图7b的l1或l2。步骤1010涉及开始用于解码并接通存储器单元的 选择器的操作。第一导线可连接到存储器单元的第一端并连接到第一晶体 管对，并且第二导线可连接到存储器单元的第二端并连接到第二晶体管 对。例如，在图9a中，其中m30_1是l1中的所选择的存储器单元，第一 导线是连接到第一晶体管对wd3_1的wl3_1，并且第二导线是连接到第二 晶体管对bd0的bl0。又如，在图9b中，其中m30_2是l2中的所选择的 存储器单元，第一导线是bl0并连接到第一晶体管对bd0，并且第二导线 是wl3_2并连接到第二晶体管对wd3_2。
146.步骤1011包括通过在第一晶体管对的nmosfet处于非导通状态时利 用第一晶体管对的pmosfet上拉第一导线的电压并且通过在第二晶体管 对的pmosfet处于非导通状态时利用第二晶体管对的nmosfet下拉第二 导线的电压来选择存储器单元。上拉第一导线的电压可涉及向第一导线施 加如图13c和图13d所描绘的电流iread。下拉第二导线的电压可涉及将第 二导线驱动到接近0v。该选择可将存储器单元的选择器从非导通状态切换 到导通状态，如上所述。例如，与图8c一致，可跨存储器单元施加从0v 增加到vth(选择器)的电压。参见图13c和图13d的t1-t2处。选择步骤 1011使用读取电流源在字线和位线上提供所需的电压和电流。
147.一般来讲，与通过使用nmosfet上拉导线的电压相比，通过使用 pmosfet上拉导线的电压，mram交叉点阵列可以在更宽的选择器vth 范围内进行选择，因为pmosfet可上拉到接近正电源，而nmosfet可上 拉到正电源减去其vth，损耗范围约1v。如果存储器单元每层中具有相同 取向，则电压上拉的导线可以是低于第一级存储器单元的第一导线，并且 电压下拉的导线可以是高于第一级存储器单元的第二导线。当过电压通过 存储元件被泄放时，选择器的接通引起跨存储器单元的瞬态电压。存储器 单元的内部串联电阻为大约20kω。过电压为vth-vhold，如果vhold增大 或者如果电容和vth减小，则该过电压可减小。为了使由于过电压的能量 引起存储元件状态反转的风险最小化，应通过减小电容来使瞬态持续时间 最小化。
148.如图7b所示，位线由于其长度更长并且放置在两个层之间而趋于具有 更大的电容，因此耗散时间主要由字线电容设定。可通过减小电容来减少 泄放时间和读取延迟。一个选项是缩短长度并增大分块(tile)线极距。另 一个选项是减小用于驱动分块线的晶体管的尺寸。另一个选项是选择具有 nmosfet的字线和具有pmosfet的较高电容位线，因为对于等效驱动， 字线上的nmosfet可以小到三分之一。由于避免了驱动晶体管中vth的 损耗，因此利用pmosfet拉高以及利用nmosfet拉低允许给定电源的容 许vth的最宽范围。然而，这些方法存在问题。例如，如果存储器单元每 级中具有相同取向，则多级存储器设备的制造得到简化。在这种情况下， 这些电平中的一个电平必须利用pmosfet将字线拉高，并其他电平必须 利用nmosfet将字线拉低，以获得更高的容许vth(选择器)。
149.单独利用单个nmosfet或pmosfet进行选择使电容减小并允许更 高的vth，但在存储元件改变其状态时使信号差值减小。例如，如果存储器 单元处于lrs时具有电阻为25kω并且处于hrs时具有电阻为50kω，并 且读取电流iread为15μa，则处于lrs时跨存储器单元的电压为375mv并 且处于hrs时为750mv。这在两种状态之间跨mram的信号差值为 375mv。然而，由于存储器单元处于hrs使感测电路处的电压增大， mosfet的漏极至源极电阻rds从较大的von减小。因此，信号差值可减 小到例如250mv-300mv，使得更难以在读取期间检测存储器单元的状态变 化。
150.提供了用于优化感测电路处的信号的两个选项。第一选项(步骤 1012a)涉及使用(例如，第1级上的)pmosfet选择具有仅一个用于减 小电容的晶体管的选择器，以允许更高的vth，然后在读取期间接通可用的 nmosfet同时保持pmosfet导通。在这种情况下，在读取期间， pmosfet的增大的von被nmosfet的减小的von抵消，使得总电阻保 持大致恒定并将大致全信号差值传递到感测电路。
151.第二选项(步骤1012b)涉及使用第1级上的pmosfet选择具有仅一 个用于减小电容的晶体管的选择器，以允许更高的vth，然后在读取期间接 通可用的nmosfet同时在选择器接通之后断开pmosfet，从而使用仅一 个晶体管进行选择以便在接通期间减小电容。选为pmosfet以在选择期 间允许更宽范围的vth(选择器)。然后，在选择之后，转换为仅用于在 srr的第一次读取期间进行读取和电平存储的nmosfet。nmosfet的较 高电阻引起感测电路处的较高信号。在存储器单元的电阻面积(ra)乘积 相对较低(诸如五或更低)时，该方法合适。如果ra相对较高(诸如或 更大)，则感测电路处的信号可变得过高，超过感测电路或电源的范围。 此时，接通这两者可为优选的。
152.在第一选项中，步骤1012a包括在第一晶体管对中，将nmosfet改 变为导通状态并且保持pmosfet处于导通状态。在一种方法中，在存储 器单元的选择之后并且在准备存储器单元的读取时，控制电路被配置为将 nmosfet从非导通状态改变为导通状态并且保持pmosfet处于导通状 态。
153.在第二选项中，步骤1012b包括在第一晶体管对中，在选择器接通之 后，将pmosfet改变为非导通状态并且保持nmosfet处于导通状态。为 了一致性，在srr的破坏性写入之前和之后的第一读取和第二读取应当使 用相同的选项。在一种方法中，在存储器单元的选择之后并且在准备存储 器单元的读取时，控制电路被配置为将pmosfet从导通状态改变为非导 通状态并且将nmosfet接通为导通状态。
154.公共步骤1013包括经由第一晶体管对检测第一导线上的电压vread并 将其与参
考电压vref进行比较。参见图12a的示例性感测电路。还可参见 图13c和图13d的t2-t3处。
155.图11c描绘了用于针对所选择的存储器单元诸如图7a的存储器单元 700利用双电压检测执行读取操作的示例性过程的流程图。步骤1100、 1101、1102a和1102b分别对应于图11b的步骤1010、1011、1012a和 1012b。参见图13e和13f，其中步骤1101的选择在t1-t2处发生。
156.第一选项涉及步骤1102a、1104a和1106a，而第二选项涉及步骤 1102b、1104b和1106b。
157.在该双电压感测方法中，在步骤1103处检测第一电压，并且在步骤 1107处检测第二电压。具体地讲，公共步骤1103包括经由第一晶体管对检 测并存储第一导线上的第一电压。例如，第一电压vread1可存储在图12b 的感测电路的第一电容器c1中。还可参见图13e和图13f的t2-t3处。
158.在第一选项中，步骤1104a包括在第一晶体管对中，将nmosfet改 变为非导通状态并且保持pmosfet处于导通状态。在一种方法中，在第 一电压的检测之后并且在准备存储器单元的潜在破坏性写入时，控制电路 被配置为将nmosfet从导通状态改变为非导通状态并且保持pmosfet处 于导通状态。
159.在第二选项中，步骤1104b包括在第一晶体管对中，将nmosfet改 变为非导通状态并且保持pmosfet处于导通状态。在一种方法中，在第 一电压的检测之后并且在准备存储器单元的潜在破坏性写入时，控制电路 被配置为将nmosfet从非导通状态改变为导通状态并且保持pmosfet处 于导通状态。
160.公共步骤1105包括经由第一晶体管对执行存储器单元的潜在破坏性写 入。该写入操作确保存储器单元处于hrs。如果存储器单元已经处于 hrs，则写入是非破坏性的。然而，如果存储器单元处于lrs，则写入是 破坏性的，因为写入改变了存储器单元的数据状态。还可参见图13e和图 13f的t3-t5处。
161.在第一选项中，步骤1106a包括在第一晶体管对中，将nmosfet改 变为导通状态并且保持pmosfet处于导通状态。在一种方法中，在存储 器单元的潜在破坏性写入之后并且在准备第二电压的检测时，控制电路被 配置为将nmosfet从非导通状态改变为导通状态并且保持pmosfet处于 导通状态。
162.在第二选项中，步骤1106b包括在第一晶体管对中，将pmosfet改 变为非导通状态并且保持nmosfet处于导通状态。在一种方法中，在存 储器单元的潜在破坏性写入之后并且在准备第二电压的检测时，控制电路 被配置为将pmosfet从导通状态改变为非导通状态并且保持nmosfet处 于导通状态。
163.公共步骤1107包括经由第一晶体管对检测第一导线上的第二电压 (vread2)。例如，可将第二电压提供给图12b的感测电路的比较器1201 的反相输入端(-)。
164.公共步骤1108包括确定第二电压是否超过第一电压多于指定量。在一 种方法中，第二电容器c2存储偏移电压voffset，该偏移电压可通过使用 开关1202将c1和c2串联连接来添加到vread1。然后将组合输入 vread1+voffset提供给比较器的非反相输入端以与vread2进行比较。在步 骤1105中，通过添加偏移电压，可更可靠地确定存储器单元是否从lrs切 换到hrs。
165.基于步骤1108，到达步骤1109a或1109b。步骤1109a推断在第二电 压超过第一电
压多于指定量时存储器单元存储低电阻数据状态，并且步骤 1109b推断在第二电压未超过第一电压多于指定量时存储器单元存储高电阻 数据状态。步骤1110描绘了在步骤1109a之后的回写过程，其中由于破坏 性写入过程而已经改变其状态的存储器单元被恢复到其初始状态。还可参 见图13g和图13h。
166.图12a描绘了图7b的与图11b的过程一致的感测电路564的示例性 具体实施。感测电路包括比较器1201。在开关1210闭合时，向反相输入端 提供参考电压vref，并且向非反相输入端提供公共路径1204上的检测电压 vread。vref可设置为在lrs存储器单元预期的电压v_lrs与hrs存储器 单元预期的电压v_hrs之间的电平。因此，比较器的输出指示存储器单元 的数据状态。
167.图12b描绘了图7b的与图11c的过程一致的感测电路564的另一个 示例性具体实施。如结合图11c所述，感测电路可包括存储所选择的存储 器单元上的第一电压vread1的第一电容器c1和存储偏移电压voffset的第 二电容器c2。在一个示例中，vread1在lrs中为375mv并且在hrs中为 750mv，并且voffset为100mv-150mv。在感测之前，可通过跨节点1207 和1208施加对应的电压并闭合开关1205和1206(使其导通)来将c1充电 至voffset。然后可断开这些开关(使其不导通)以保持c2中的voffset。
168.节点1204可连接到图9a的公共路径910。在感测期间，公共路径经 由晶体管对wd3_1连接到所选择的字线诸如wl3_1。这允许字线的电压被 传送到节点1204。开关1203闭合，同时开关1202断开以提供跨c1的 vread1。随后，断开开关1203以将c1与字线断开。然后，闭合开关1202 以提供与c1串联的c2。在一种方法中，c2连接到比较器1201的非反相 输入端。为了获得vread2，开关1209闭合，而开关1203断开以将节点 1204连接到比较器的反相输入端。另选地，电容器可与关联于存储电平电 压的同样在电容器上的端连接。例如，如果srr为p2ap，则当电容器在 感测放大器中使用时，电容器的另一端可被驱动为正，以将第1级的电压 上调大约150mv。或者，例如，如果srr为p2ap，则电容器的另一个端 子可被驱动为负，以将第1级的存储电压移动-150mv。或者，如果srr为 ap2p，则凸点方向可反转。
169.图12c描绘了与图9a一致的晶体管对wd3_1的pmosfet和 nmosfet的并联示例性电阻。在pmosfet和nmosfet处于导通状态 时，它们分别具有电阻rp和rn，并且晶体管对的总电阻rt被规定为： 1/rt＝1/rp+1/rn。如上所述，在第一选项中，当两个晶体管均处于导通状态 时，pmosfet的减小的电阻rp(由向下箭头表示)可被nmosfet的增 大的电阻rn(由向上箭头表示)抵消。这保留了信号振幅。在增大信号振 幅的第二种选择中，在pmosfet处于非导通状态并且nmosfet处于导通 状态时，pmosfet的减小的电阻rp被nmosfet的增大的电阻rn替换。 因此，在nmosfet处于导通状态时，由存储器单元的选择引起的 pmosfet的减小的电阻被nmosfet的电阻抵消。另外，在nmosfet处 于导通状态时，由存储器单元的选择引起的pmosfet的减小的电阻被 nmosfet的电阻替换。
170.图13a描绘了存储器单元的与图11a的写入过程一致的电流对时间的 示例性曲线。图13b描绘了存储器单元的与图13a一致的电压对时间的示 例性曲线。存储器单元的选择发生在t1-t2处。与步骤1000一致，在导线中 的一条导线上驱动电流iread，直到选择器的电阻在t2处切换到较低水平。 此时，如果存储器单元处于lrs，则电压下降到曲线1300的电平。或者， 如果存储器单元处于hrs，则将电压保持在曲线1301的电平。如果需要写 入，则可利用写入电流进行选择过程；然而，通过始终利用读取电流进行 选择，然后将电流增
加到写入电流，可以提高位耐久性。lrs存储器单元 在t3处切换到hrs，并且该过程在t4处结束。
171.图13c描绘了存储器单元的与图11b的读取过程一致的电流对时间的 示例性曲线。图13d描绘了存储器单元的与图13c一致的电压对时间的示 例性曲线。存储器单元的选择发生在t1-t2处。与步骤1011一致，在导线中 的一条导线上驱动电流iread，该电流低于iwrite，直到选择器的电阻在t2 处切换到较低水平。此时，基于存储器单元是处于lrs还是处于hrs并且 基于晶体管对的配置，电压下降到一定电平。具体地讲，对于lrs，如果 仅pmosfet导通、nmosfet和pmosfet均导通或仅nmosfet导通， 则分别获得曲线1305、1305a和1305b的电压。对于hrs，如果仅 pmosfet导通、nmosfet和pmosfet均导通或仅nmosfet导通，则 分别获得曲线1306、1306a和1306b的电压。与步骤1013一致，电压 vread的检测发生在t2-t3处，并且过程在t3处结束。
172.图13e描绘了存储器单元的与图11c的过程(步骤1100至1108)一 致的电流对时间的示例性曲线。图13f描绘了存储器单元的与图13e一致 的电压对时间的示例性曲线。存储器单元的选择发生在t1-t2处。在此期 间，利用例如15μa的固定电流(称为iread)驱动存储器单元，同时电压 斜升到例如vth＝3v，以选择存储器单元。在t2处，选择器从其非导通状态 改变为其较低电阻的导通状态，从而使得电压朝向vhold(选择器)下降。 在t2-t3处，如果存储器单元分别处于hrs(ap状态)或lrs(p状 态)，则曲线表示跨存储器单元的电压v_hrs或v_lrs。具体地讲，对 于lrs，如果仅pmosfet导通、nmosfet和pmosfet均导通或仅 nmosfet导通，则分别获得曲线1311、1311a和1311b的电压。对于 hrs，如果仅pmosfet导通、nmosfet和pmosfet均导通或仅 nmosfet导通，则分别获得曲线1310、1310a和1310b的电压。从t2到t3 可检测到vread1。
173.从t3到t5，通过驱动较高的固定电流iwrite(例如，30μa)来进行潜 在破坏性写入。从t3到t4，曲线1312表示存储器单元处于hrs的情况， 并且曲线1313表示存储器单元处于lrs的情况。在t4处，处于lrs的存 储器单元在破坏性写入过程中切换到hrs，或者处于hrs的存储器单元保 持为hrs。在t5-t6处，电流降低至iread，并且获得vread2以与vread1进 行比较。具体地讲，如果仅pmosfet导通、nmosfet和pmosfet均导 通或仅nmosfet导通，则分别获得曲线1320、1320a和1320b的电压。存 储器单元的数据状态由t6确定，此时通过将t6的电平与第一次读取期间存 储的电平进行比较并上调150mv(voffset)来完成该过程。
174.图13g描绘了存储器单元的与图11c的回写过程(步骤1110)一致的 电流与时间的示例性曲线。图13h描绘了存储器单元的与图13g一致的电 压对时间的示例性曲线。电流iwrite通过存储器单元并且可具有例如30μa 的幅值。该电流被驱动以针对处于ap状态的目标单元执行ap2p写入。在 t1-t2处，施加iwrite，并且电压从0v斜升至例如-3v，以选择存储器单 元，并且从t2到t3电压保持为-3v。-3v可以是选择器的vth。在t3处， ap状态单元切换到p状态，使得电压的幅值下降。该过程在t4处结束。
175.在一种方法中，装置包括：控制电路，该控制电路被配置为连接到交 叉点存储器阵列，该交叉点存储器阵列包括存储器单元和第一晶体管对， 该存储器单元布置在第一导线和第二导线之间并且包括与阈值开关选择器 串联的存储元件，该第一晶体管对包括并联的pmosfet与nmosfet并且 连接到第一导线；控制电路被配置为在nmosfet处于非导通状
态时利用 pmosfet上拉第一导线的电压以选择存储器单元；并且控制电路被配置为 随后在pmosfet和nmosfet处于导通状态时读取存储器单元。
176.在另一种方法中，方法包括：将存储器单元的阈值开关选择器从高电 阻状态切换到低电阻状态，其中第一导线连接到存储器单元的第一端并且 第二导线连接到存储器单元的第二端，并且包括并联的pmosfet与 nmosfet的第一晶体管对连接到第一导线，该切换包括利用pmosfet设 定第一导线的电压同时保持nmosfet处于非导通状态；以及在阈值开关 选择器处于低电阻状态时，在pmosfet和nmosfet处于导通状态时经由 第一晶体管对感测第一导线上的第一电压。
177.在另一种方法中，装置包括：交叉点存储器阵列，该交叉点存储器阵 列包括存储器单元，该存储器单元包括与阈值开关选择器串联的mram； 第一导线，该第一导线连接到存储器单元的第一端；第二导线，该第二导 线连接到存储器单元的第二端；第一晶体管对，该第一晶体管对包括并联 的pmosfet与nmosfet并且连接到第一导线；第二晶体管对，该第二晶 体管对包括并联的pmosfet与nmosfet并且连接到第二导线；和控制电 路，其中该控制电路被配置为经由第一晶体管对的pmosfet而不是 nmosfet上拉第一导线的电压并且经由第二晶体管对的nmosfet而不是 pmosfet下拉第二导线的电压以选择存储器单元，并且该控制电路被配置 为第一次经由第一晶体管对的pmosfet和nmosfet感测第一导线的电压 以读取存储器单元。
178.已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨 在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许 多修改和变型是可能的。选择所述方法是为了最佳地阐明本发明的原理以 及其实际应用，以由此使得本领域的其他技术人员能够最佳地在各种方法 中使用具有适合于所构想的特定用途的各种修改的本发明。本发明的范围 旨在由所附权利要求书限定。