操作存储器的方法、设备及系统与流程

操作存储器的方法、设备及系统
1.分案申请的相关信息
2.本案是分案申请。本分案的母案是发明名称为“感测电路上的错误码计算”、申请日为2017年01月05日、申请号为201780005826.9的中国发明专利申请案。
技术领域
3.本发明大体上涉及半导体存储器设备及方法，且更特定来说，涉及与在感测电路上计算错误码相关的设备及方法。


背景技术：

4.存储器装置通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)且尤其包含随机存取存储器(ram)、动态随机存取存储器(dram)、静态随机存取存储器(sram)、同步动态随机存取存储器(sdram)及晶闸管随机存取存储器(tram)。非易失性存储器可通过在未被供电时保持存储数据而提供永久性数据，且可尤其包含nand快闪存储器、nor快闪存储器及电阻可变存储器，例如相变随机存取存储器(pcram)、电阻性随机存取存储器(rram)及磁阻性随机存取存储器(mram)，例如自旋力矩转移随机存取存储器(stt ram)。
5.电子系统通常包含可检索及执行指令且将所执行指令的结果存储到适合位置的若干处理资源(例如，一或多个处理器)。处理器可包括例如可执行指令以对数据(例如，一或多个操作数)执行逻辑运算(例如“与”、“或”、“非”、“与非”、“或非”及“异或”逻辑运算)的若干功能单元(例如，在本文中称为功能单元电路)，例如算术逻辑单元(alu)电路、浮点单元(fpu)电路及/或组合逻辑块。
6.电子系统中的若干组件可涉及将指令提供到功能单元电路以供执行。指令可例如由处理资源(例如控制器及/或主机处理器)生成。可将数据(例如，将对其执行指令以执行逻辑运算的操作数)存储在可由功能单元电路存取的存储器阵列中。指令及/或数据可从存储器阵列检索，且在功能单元电路开始对数据执行指令之前排序及/或缓冲。此外，因为可通过功能单元电路以一或多个时钟周期执行不同类型的运算，所以还可排序及/或缓冲运算及/或数据的中间结果。
7.在许多实例中，处理资源(例如，处理器及/或相关联功能单元电路)可位于存储器阵列外部，且可(例如，经由处理资源与存储器阵列之间的总线)存取数据以执行指令。数据可经由总线从存储器阵列移动到存储器阵列外部的寄存器。
8.处理资源可用于安全目的。即，处理资源可用以确定装置是否已成为安全漏洞的目标。
附图说明
9.图1a是根据本发明的若干实施例的呈包含存储器装置的运算系统的形式的设备
的框图。
10.图1b是根据本发明的若干实施例的呈包含存储器装置的运算系统的形式的设备的框图。
11.图2是根据本发明的若干实施例的存储器装置的库的框图。
12.图3是说明根据本发明的若干实施例的到存储器装置的感测电路的示意图。
13.图4是说明根据本发明的若干实施例的由图3中所展示的感测电路实施的可选择逻辑运算结果的逻辑表。
14.图5到8说明根据本发明的存储器装置与主机之间的经由通道控制器的高速接口的若干实施例。
具体实施方式
15.本发明包含与在感测电路上计算错误码相关的设备及方法。在若干实施例中，一种设备包括耦合到感测线且存储数据的存储器单元阵列。所述设备还包括感测电路，所述感测电路经耦合到感测线且经配置以执行指令以计算数据的错误码且比较所述错误码与所述数据的初始错误码以确定所述数据是否已被修改。
16.如本文中所使用，错误码是用以确定存储在阵列中的数据是否已在给定时间段内被修改的码。确定存储在阵列中的数据是否已被修改可包含比较对应于存储在阵列中的相同数据的两个不同错误码。例如，可在第一时间计算第一错误码且可在第二时间计算第二错误码。比较第一错误码与第二错误码可包含确定数据在开始于第一时间及终止于第二时间的时间段期间是否已被修改。可从数据计算错误码，如下文将描述。
17.可经由并入到存储器阵列的感测电路中的多个处理资源计算第一错误码及/或第二错误码。例如，一些存储器阵列可经耦合到包括多个感测组件的感测电路，每一感测组件对应于阵列的相应多个感测线中的一者且用作相应多个处理资源(例如，多个1位处理器)中的一者。在各种实例中，多个1位处理器可对存储在存储器阵列中的数据并行运算。可存储数据使得将特定数据元素(例如，字)的数据单元(例如，位)中的每一者存储在对应于特定处理资源的存储器空间中的连续地址处。以此方式，在包括16k列的阵列中，16k垂直存储数据元素可由对应的16k 1位处理器并行处理。
18.本发明的实施例可尤其提供例如与先前方法相比以更有效方式及/或使用更少电路来产生错误码且确定数据是否已变化的益处。在本发明的下文详细描述中，参考形成本发明的部分且其中通过说明而展示可如何实践本发明的一或多个实施例的附图。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，可利用可在不脱离本发明的范围的情况下作出过程变化、电变化及/或结构变化的其它实施例。如本文中所使用，标示符“n”、“x”、“y”等(尤其相对于附图中的参考数字)指示可包含如此标示的若干特定特征。如本文中所使用，“若干”特定事物可指此些事物中的一或多者(例如，若干存储器阵列可指一或多个存储器阵列)。
19.本文中的图遵循编号惯例，其中首位数字对应于附图图号且其余数字识别附图中的元件或组件。可通过使用类似数字而识别不同图之间的类似元件或组件。例如，130可指图1a中的元件“30”，且类似元件在图2中可指230。如将明白，可添加、交换及/或剔除本文中的各种实施例中所展示的元件以便提供本发明的若干额外实施例。另外，如将明白，图中所
提供的元件的比例及相对尺度意图说明本发明的某些实施例，且不应被视为限制性意义。
20.图1a是根据本发明的若干实施例的呈包含存储器装置120的运算系统100的形式的设备的框图。如本文中所使用，存储器装置120、存储器控制器140、存储器阵列130、感测电路150及逻辑电路170还可被单独视为“设备”。
21.系统100包含主机110，主机110经耦合(例如，经连接)到包含存储器阵列130的存储器装置120。主机110可为主机系统，例如个人膝上型计算机、台式计算机、数码相机、智能电话或存储卡读取器，以及各种其它类型的主机。主机110可包含系统主板及/或背板且可包含若干处理资源(例如，一或多个处理器、微处理器或某种其它类型的控制电路)。系统100可包含单独集成电路，或主机110及存储器装置120两者可位于相同集成电路上。系统100可为例如服务器系统及/或高性能运算(hpc)系统及/或其的部分。尽管图1a及1b中所展示的实例说明具有冯
·
诺依曼(von neumann)架构的系统，但本发明的实施例可呈非冯
·
诺依曼架构实施，其可不包含常与冯
·
诺依曼架构相关联的一或多个组件(例如，cpu、alu等)。
22.为清楚起见，已简化系统100以关注与本发明具有特定相关性的特征。存储器阵列130可为例如dram阵列、sram阵列、stt ram阵列、pcram阵列、tram阵列、rram阵列、nand快闪阵列及/或nor快闪阵列。阵列130可包括布置成由存取线(本文中可称为字线或选择线)耦合的行及由感测线(本文中可称为数据线或数字线)耦合的列的存储器单元。尽管图1中展示单个阵列130，但实施例不限于此。例如，存储器装置120可包含若干阵列130(例如，若干dram单元库、nand快闪单元库等)。
23.存储器装置120包含用以锁存经由总线156(例如，i/o总线)通过i/o电路144提供的地址信号的地址电路142。状态及/或例外信息可通过包含带外(oob)总线的高速接口(hsi)从存储器装置120上的控制器140提供到通道控制器，其又可从通道控制器提供到主机110。控制器140可包含用于存储数据的高速缓冲存储器171。高速缓冲存储器171可包含若干存储器单元(例如，sram单元阵列)及解码电路(例如，多路复用器、门及行解码器)。地址信号通过地址电路142接收，且由行解码器146及列解码器152解码以存取存储器阵列130。地址信号还可提供到控制器140。可通过使用感测电路150感测数据线上的电压及/或电流变化而从存储器阵列130读取数据。感测电路150可从存储器阵列130读取及锁存数据页(例如，行)。i/o电路144可用于经由数据总线156与主机110进行双向数据通信。写入电路148用以将数据写入到存储器阵列130。
24.控制器140(例如，库控制逻辑及/或排序器)解码由控制总线154从主机110提供的信号。这些信号可包含用以控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制器140负责执行来自主机110的指令且对阵列130存取进行排序。存储器控制器140可为状态机、排序器或某一其它类型的控制器。控制器140可控制阵列(例如，存储器阵列130)中的移位数据(例如，右或左)，以及提供到感测电路150及逻辑170以使感测电路150及逻辑170能够通过执行逻辑运算而计算错误码的若干指令。
25.感测电路150的实例可包括若干感测放大器及若干对应计算组件，其可用作且在本文中称为累加器且可用以(例如，对与互补数据线相关联的数据)执行逻辑运算。
26.在若干实施例中，感测电路150可用以在不经由感测线地址存取传送数据的情况
下(例如，在不触发列解码信号的情况下)使用存储在阵列130中的数据作为输入而执行逻辑运算，且将逻辑运算的结果存储回到阵列130。因而，各种运算功能可使用感测电路150来执行且在感测电路150内执行，而非(或联合)由感测电路外部的处理资源(例如，由与主机110相关联的处理器及/或定位在装置120上(例如，在控制器140上或别处)的其它处理电路，例如alu电路)来执行。
27.在各种先前方法中，例如与操作数相关联的数据将经由感测电路从存储器读取且经由i/o线(例如，经由局部i/o线及/或全局i/o线)提供到外部alu电路。外部alu电路可包含若干寄存器且将使用操作数执行运算功能，且将经由i/o线将结果传送回到阵列。相比之下，在本发明的若干实施例中，感测电路150经配置以不启用耦合到感测电路150的i/o线(例如，局部i/o线)的情况下对存储在存储器阵列130中的数据执行逻辑运算且将结果存储回到存储器阵列130。感测电路150可与阵列的存储器单元有间距地形成。额外逻辑电路170可经耦合到感测电路150且可用以存储(例如，高速缓冲及/或缓冲)本文中描述的运算的结果。
28.因而，在若干实施例中，阵列130及感测电路150外部的电路无需执行运算功能，因为感测电路150可在不使用外部处理资源的情况下执行适当逻辑运算以执行此类计算功能。因此，感测电路150可用以至少在某种程度上补充及/或取代此外部处理资源(或至少此外部处理资源的带宽消耗)。
29.然而，在若干实施例中，除由外部处理资源(例如，主机110)执行逻辑运算外，感测电路150也可用以执行逻辑运算(例如，以执行指令)。例如，主机110及/或感测电路150可限于仅执行某些逻辑运算及/或一定数目的逻辑运算。
30.启用i/o线可包含启用(例如，接通)具有耦合到解码信号(例如，列解码信号)的栅极及耦合到i/o线的源极/漏极的晶体管。然而，实施例不限于不启用i/o线。例如，在若干实施例中，感测电路(例如，150)可用以在不启用阵列的列解码线的情况下执行逻辑运算；然而，除传送回到阵列130外，还可启用(若干)局部i/o线以将结果传送到适合位置(例如，到外部寄存器)。
31.在若干实例中，存储器阵列130可存储可经监测以确定数据是否已被修改的数据。存储在存储器阵列130中的数据可包含敏感型数据。如本文中所使用，敏感型数据描述放置到存储器中且固定(例如，未换出)的数据。固定数据包含未在给定时间段内修改的数据。敏感型数据可包含密码、档案及文件，以及其它类型的敏感型数据。敏感型数据还可包含码存储。如本文中所使用，码存储包含可由主机110及/或由感测电路150以及其它处理资源执行的静态机器可执行指令。静态机器可执行指令是指不变化的机器可执行指令。码存储可包含例如操作系统(os)或操作系统的部分。例如，敏感型数据可包含网络服务、任务调度器、存储器管理单元及/或核心，以及os的其它部分。
32.主机110可将指令存储在存储器阵列130中以提供确定存储器阵列130中的数据是否已被修改的能力。主机110还可通过指示控制器140起始感测电路150中的所存储指令的执行而起始所存储指令的执行。主机110可提供对应于阵列中的存储器单元的地址范围。所存储指令可经执行以监测由所提供地址范围识别的存储器单元，以确定存储器阵列130中的数据是否已被修改。主机110可将地址范围提供到控制器140。
33.例如，作为启动序列的部分，主机110可将os存储在存储器中。主机110可将其中启
动序列及/或os系统存储在存储器中的地址范围提供到控制器140。主机110还可将数据存储在存储器中且将其中数据存储在存储器中的地址范围提供到控制器140。
34.主机110还可向控制器140指示控制器140及/或感测电路150可响应于所监测数据已被修改的确定而实施的若干响应。在若干实例中，主机110可实施对所监测数据已被修改的确定的响应。例如，主机110可暂停系统100。暂停系统100可包含中断在主机110、控制器140及/或感测电路150上执行指令。
35.控制器140可从存储器阵列130接收存储器地址范围且可检索指令(pim指令)以确定存储在对应于存储器地址范围的存储器单元中的数据是否已被修改。控制器140可将pim指令提供到感测电路150以确定所存储数据是否已被修改。
36.控制器140可一次性及/或连续地将pim指令提供到感测电路150。例如，控制器140可以特定时间间隔重复地将pim指令提供到感测电路150。例如，时间间隔可为一秒以及其它时间间隔，使得控制器140可每秒将pim指令提供到感测电路150。
37.如果确定敏感型数据已被修改，那么控制器140响应确定。例如，控制器140可通知主机110：暂停进一步执行pim指令，开始执行不同数目的pim指令及/或继续监测敏感型数据。控制器140可经由数据收集系统与主机110通信。数据收集系统可包含高速接口，例如控制总线154、oob 157及/或数据总线156。数据收集系统还可包含具有未落入所监测存储器地址范围内的地址的存储器单元。例如，控制器140可将敏感型数据已被修改的通知存储在存储器阵列130的存储器单元中。主机110可监测存储器阵列130的存储器单元以确定数据是否已被修改。
38.感测电路150可接收且执行由控制器140提供的指令。感测电路150可计算错误码以确定敏感型数据是否已被修改。错误码可包含经由循环冗余校验(crc)产生的校验值及/或经由散列函数产生的消息摘要，以及其它错误码。错误码可表示敏感型数据，使得敏感型数据的变化可导致错误码的变化。
39.错误码可从敏感型数据产生。即，敏感型数据可经操纵以产生错误码。在若干实例中，可针对敏感型数据的不同部分产生不同错误码。例如，可针对敏感型数据的第一部分产生第一错误码且可针对敏感型数据的第二部分产生第二错误码。敏感型数据的部分可与存储器阵列130的结构相关。例如，敏感型数据的部分可包含存储在耦合到存取线的存储器单元中的数据。因而，例如存储在耦合到第一存取线的存储器单元中的数据可用以产生第一错误码且存储在耦合到第二存取线的存储器单元中的数据可用以产生第二错误码。在若干实例中，在特定时间从敏感型数据产生的多个错误码可经组合以针对敏感型数据产生一个错误码。例如，表示敏感型数据的第一部分的第一错误码及表示敏感型数据的第二部分的第二错误码可经组合以产生表示敏感型数据的错误码。
40.可以若干不同时间间隔产生错误码。例如，可在第一时间(例如，t1)响应于将敏感型数据存储在存储器阵列130中而产生敏感型数据的第一错误码。可在第二时间(例如，t2)响应于来自主机110的请求而产生敏感型数据的第二错误码。所产生错误码可经存储在存储器阵列130及/或高速缓冲存储器171以及所产生错误码的其它可能存储位置中。可从存储器阵列130检索所产生错误码以比较所述错误码与最新产生的错误码。例如，第一错误码可经产生且经存储在存储器阵列130中。第二错误码可经产生且经存储在感测电路150(例如，图2中的计算组件231)中。第一错误码可从存储器阵列130检索且存储在感测电路150
(例如，图2中的感测放大器206)中。可在感测电路150上比较第一错误码与第二错误码。
41.可比较错误码以确定第一错误码及第二错误码是否为相同错误码。即，可比较错误码以确定错误码在其中产生第一错误码且产生第二错误码的时间间隔内是否已变化。错误码的变化可指示敏感型数据已被修改。敏感型数据的变化可为由例如恶意软件产生的非所要变化。错误码的变化还可指示系统的故障。系统可响应于例如系统中的漏洞而发生故障。在若干实例中，确定所述第一错误码及所述第二错误码是否为所述相同错误码包括确定来自所述多个第一错误码及所述多个第二错误码的相关联错误码是否彼此相同。在若干实例中，通知所述主机所述第一错误码及所述第二错误码并非所述相同错误码包括：识别对应于并非彼此相同的所述相关联错误码的所述存储器地址范围的部分；及在所述通知中包含所述存储器地址范围的所述部分。
42.感测电路150可在不经由输入/输出(i/o)线传送数据的情况下通过执行若干“与”运算、“或”运算、移位运算及/或反相运算以及其它逻辑运算而计算错误码及/或比较错误码。在图3及4中描述使用感测电路150实施“与”运算、“或”运算、移位运算及/或反相运算。
43.可在感测电路150上不间断地执行经执行以计算错误码及/或比较错误码的逻辑运算。即，可执行第一数目的逻辑运算以计算错误码及/或比较错误码，而不停止执行第一数目的逻辑运算以执行用以执行与错误码的计算及/或错误码的比较无关的不同动作的第二数目的逻辑运算。
44.用以计算错误码及/或比较错误码的第一数目的逻辑运算的执行可经分配在第二数目的逻辑运算的执行之间。例如，来自第一数目的逻辑运算的第一组逻辑运算可在来自第二数目的逻辑运算的第一组逻辑运算执行之前执行。来自第一数目的逻辑运算的第二组逻辑运算可在来自第二数目的逻辑运算的第一组逻辑运算执行之后执行。
45.在若干实例中，作为执行不同动作的逻辑运算的部分，确定数据是否已被修改可包含计算错误码及/或比较错误码。例如，作为刷新阵列130的部分，可比较错误码及/或可计算错误码。
46.执行存储在存储器阵列130中的数据的刷新可包含将数据存储在感测电路150中。存储器控制器可确定所刷新存储器单元是否落入由主机110提供的存储器地址范围内。如果存储器单元未落入存储器地址范围内，那么可继续刷新其它存储器单元。如果存储器单元位于存储器地址范围内，那么针对存储在存储器地址范围内的存储器单元中的数据，可产生错误码且可比较错误码。
47.刷新可包含将数据存储在感测电路150中。一旦将数据存储在感测电路150中，便可针对所存储数据产生错误码。可比较错误码与数据的先前产生的错误码以确定数据是否已被修改。
48.作为刷新的部分，确定数据是否已被修改可分别减少刷新数据及确定数据是否已被修改所需的时间，因为两个动作(例如，刷新及确定数据是否已被修改)包含将数据存储在感测电路150中。一次性将数据存储在感测电路150中以刷新数据及确定数据是否已被修改减少将数据存储在感测电路150中的次数，这又减少刷新数据及确定数据是否已被修改所花费的时间。
49.图1b是根据本发明的若干实施例的呈包含经由通道控制器143耦合到主机110的多个存储器装置120
‑
1、
…
、120
‑
n的运算系统的形式的设备架构的框图。在至少一个实施例
7相关联的存储器控制器140(例如，库控制逻辑及/或排序器)可解码由控制总线154从主机110提供的信号。这些信号可包含用以控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，存储器控制器140负责执行来自主机110的指令。且如上文，存储器控制器140可为状态机、排序器或某种其它类型的控制器。即，控制器140可控制阵列(例如，存储器阵列130)中的移位数据(例如，右或左)。
55.图2是说明根据本发明的若干实施例的感测电路250的示意图。感测电路250可对应于图1a中所展示的感测电路150。感测电路250的感测放大器206可对应于图2中所展示的感测放大器206，且感测电路250的计算组件231可对应于感测电路，包含计算组件。
56.存储器单元包括存储元件(例如，电容器)及存取装置(例如，晶体管)。例如，第一存储器单元包括晶体管202
‑
1及电容器203
‑
1，且第二存储器单元包括晶体管202
‑
2及电容器203
‑
2等。在这个实例中，存储器阵列230是1t1c(单晶体管单电容器)存储器单元的dram阵列。在若干实施例中，存储器单元可为破坏性读取存储器单元(例如，读取存储在单元中的数据会破坏数据，使得最初存储在单元中的数据在读取之后被刷新)。
57.存储器阵列230的单元可经布置成由字线204
‑
x(行x)、204
‑
y(行y)等耦合的行及由互补感测线对(例如，数据线digit(n
‑
1)/digit(n
‑
1)_、digit(n)/digit(n)_、digit(n+1)/digit(n+1)_)耦合的列。对应于每一对互补感测线的个别感测线也可分别称为数据线205
‑
1(d)及205
‑
2(d_)。尽管图2中仅展示一对互补数据线，但本发明的实施例不限于此，且存储器单元阵列可包含存储器单元及/或数据线的额外列(例如，4,096个、8,192个、16,384个等)。
58.存储器单元可经耦合到不同数据线及/或字线。例如，晶体管202
‑
1的第一源极/漏极区域可经耦合到数据线205
‑
1(d)，晶体管202
‑
1的第二源极/漏极区域可经耦合到电容器203
‑
1，且晶体管202
‑
1的栅极可经耦合到字线204
‑
x。晶体管202
‑
2的第一源极/漏极区域可经耦合到数据线205
‑
2(d_)，晶体管202
‑
2的第二源极/漏极区域可经耦合到电容器203
‑
2，且晶体管202
‑
2的栅极可经耦合到字线204
‑
y。单元板(如图2中所展示)可经耦合到电容器203
‑
1及203
‑
2中的每一者。单元板可为可在各种存储器阵列配置中施加参考电压(例如，接地)的共同节点。
59.根据本发明的若干实施例，存储器阵列230经耦合到感测电路250。在这个实例中，感测电路250包括对应于存储器单元的相应列(例如，耦合到相应互补数据线对)的感测放大器206及计算组件231。感测放大器206可经耦合到互补感测线对205
‑
1及205
‑
2。计算组件231可经由通过门207
‑
1及207
‑
2耦合到感测放大器206。通过门207
‑
1及207
‑
2的栅极可经耦合到逻辑运算选择逻辑213。
60.逻辑运算选择逻辑213可经配置以包含：通过门逻辑，其用于控制将未转置的互补感测线对耦合在感测放大器206与计算组件231之间(如图2中所展示)的通过门；及/或交换门逻辑，其用于控制将经转置的互补感测线对耦合在感测放大器206与计算组件231之间的交换门。逻辑运算选择逻辑213还可经耦合到互补感测线对205
‑
1及205
‑
2。逻辑运算选择逻辑213可经配置以基于选定逻辑运算控制通过门207
‑
1及207
‑
2的连续性，如下文针对逻辑运算选择逻辑413的各种配置所详细描述。
61.感测放大器206可经操作以确定存储在选定存储器单元中的数据值(例如，逻辑状
态)。感测放大器206可包括交叉耦合锁存器，其在本文中可称为主锁存器。在图2中所说明的实例中，对应于感测放大器206的电路包括锁存器215，锁存器215包含耦合到一对互补数据线d 205
‑
1及d_205
‑
2的四个晶体管。然而，实施例不限于这个实例。锁存器215可为交叉耦合锁存器(举例来说，一对晶体管(例如n沟道晶体管(例如，nmos晶体管)227
‑
1及227
‑
2)的栅极与另一对晶体管(例如p沟道晶体管(例如，pmos晶体管)229
‑
1及229
‑
2)的栅极交叉耦合)。包括晶体管227
‑
1、227
‑
2、229
‑
1及229
‑
2的交叉耦合锁存器215可称为主锁存器。
62.在操作中，当感测(例如，读取)存储器单元时，数据线205
‑
1(d)或205
‑
2(d_)中的一者上的电压将略大于数据线205
‑
1(d)或205
‑
2(d_)中的另一者上的电压。可将act信号及rnl*信号驱动为低以启用(例如，触发)感测放大器206。与pmos晶体管229
‑
1或229
‑
2中的一者相比，具有更低电压的数据线205
‑
1(d)或205
‑
2(d_)将在更大程度上接通pmos晶体管229
‑
1或229
‑
2中的另一者，由此与将数据线205
‑
1(d)或205
‑
2(d_)驱动为高相比，在更大程度上将具有更高电压的另一数据线205
‑
1(d)或205
‑
2(d_)驱动为高。
63.类似地，与nmos晶体管227
‑
1或227
‑
2中的一者相比，具有更高电压的数据线205
‑
1(d)或205
‑
2(d_)将在更大程度上接通nmos晶体管227
‑
1或227
‑
2中的另一者，由此与将数据线205
‑
1(d)或205
‑
2(d_)驱动为低相比，在更大程度上将具有更低电压的另一数据线205
‑
1(d)或205
‑
2(d_)驱动为低。因此，在短暂延迟之后，通过源晶体管211将具有略大电压的数据线205
‑
1(d)或205
‑
2(d_)驱动为供应电压的电压v
cc
，且通过汲入晶体管213将另一数据线205
‑
1(d)或205
‑
2(d_)驱动为参考电压的电压(例如，接地)。因此，交叉耦合nmos晶体管227
‑
1及227
‑
2以及pmos晶体管229
‑
1及229
‑
2用作感测放大器对，其放大数据线205
‑
1(d)及205
‑
2(d_)上的差动电压且操作以锁存从选定存储器单元感测的数据值。如本文中所使用，感测放大器206的交叉耦合锁存器可称为主锁存器215。
64.实施例不限于图2中所说明的感测放大器206配置。作为实例，感测放大器206可为电流模式感测放大器及/或单端感测放大器(例如，耦合到一根数据线的感测放大器)。再者，本发明的实施例不限于例如图2中所展示的折叠数据线架构。
65.感测放大器206可结合计算组件231操作以使用来自阵列的数据作为输入而执行各种逻辑运算。在若干实施例中，可在不经由数据线地址存取传送数据的情况下(例如，在不触发列解码信号使得数据经由局部i/o线传送到阵列及感测电路外部的电路的情况下)将逻辑运算的结果存储回到阵列。因而，与各种先前方法相比，本发明的若干实施例可使用更少电力实现执行逻辑运算及其相关联运算功能。另外，由于若干实施例无需跨i/o线传送数据以便执行计算功能(例如，在存储器与离散处理器之间)，所以与先前方法相比，若干实施例可实现增加的并行处理能力。例如，感测放大器206可结合计算组件231操作以计算存储在阵列中的数据的错误码且比较错误码与数据的初始错误码以确定数据是否已被修改。
66.感测放大器206进一步可包含平衡电路214，平衡电路214可经配置以平衡数据线205
‑
1(d)及205
‑
2(d_)。在这个实例中，平衡电路214包括耦合在数据线205
‑
1(d)与205
‑
2(d_)之间的晶体管224。平衡电路214还包括晶体管225
‑
1及225
‑
2，其各自具有耦合到平衡电压(例如，v
dd
/2)的第一源极/漏极区域，其中v
dd
是与阵列相关联的供应电压。晶体管225
‑
1的第二源极/漏极区域可耦合数据线205
‑
1(d)，且晶体管225
‑
2的第二源极/漏极区域可耦合数据线205
‑
2(d_)。晶体管224、225
‑
1及225
‑
2的栅极可经耦合在一起且经耦合到平衡(eq)控制信号线226。因而，激活eq启用晶体管224、225
‑
1及225
‑
2，此将数据线205
‑
1(d)及
205
‑
2(d_)有效地短接在一起且短接到平衡电压(例如，v
cc
/2)。
67.尽管图2展示包括平衡电路214的感测放大器206，但实施例不限于此，且平衡电路214可与感测放大器206离散地实施，以与图2中所展示不同的配置实施或完全不实施。
68.如下文进一步描述，在若干实施例中，感测电路(例如，感测放大器206及计算组件231)可经操作以在不经由i/o线从感测电路传送数据的情况下(例如，不经由例如列解码信号的激活执行数据线地址存取的情况下)，执行选定逻辑运算且最初将结果存储在感测放大器206或计算组件231中的一者中。
69.逻辑运算(例如，涉及数据值的布尔逻辑函数)的执行是基本且常用的。在许多较高阶函数中使用布尔逻辑函数。因此，可使用改善的逻辑运算实现的速度及/或功率效率可转化成较高阶功能的速度及/或功率效率。
70.如图2中所展示，计算组件231还可包括锁存器，所述锁存器在本文中可称为次锁存器264。次锁存器264可以与上文关于主锁存器215描述类似的方式配置及操作，但包括次锁存器的交叉耦合p沟道晶体管(例如，pmos晶体管)对可使其相应源极耦合到供应电压(例如，v
dd
)，且次锁存器的交叉耦合n沟道晶体管(例如，nmos晶体管)对可使其相应源极选择性地耦合到参考电压(例如，接地)，使得连续地启用次锁存器。计算组件的配置不限于图2中在231处展示的配置，且下文进一步描述各种其它实施例。
71.图3是说明根据本发明的若干实施例的能够实施xor逻辑运算的感测电路的示意图。图3展示耦合到一对互补感测线305
‑
1及305
‑
2的感测放大器306，及经由通过门307
‑
1及307
‑
2耦合到感测放大器306的计算组件331。图3中所展示的感测放大器306可对应于图2中所展示的感测放大器206。图3中所展示的计算组件331可对应于例如图1a中所展示的感测电路(包含计算组件)150。图3中所展示的逻辑运算选择逻辑313可对应于例如图4中所展示的逻辑运算选择逻辑413。
72.通过门307
‑
1及307
‑
2的栅极可受控于逻辑运算选择逻辑信号pass。例如，逻辑运算选择逻辑的输出可经耦合到通过门307
‑
1及307
‑
2的栅极。计算组件331可包括经配置以使数据值左移及右移的可加载移位寄存器。
73.图3中所展示的感测电路还展示耦合到若干逻辑选择控制输入控制线(包含iso、tf、tt、ft及ff)的逻辑运算选择逻辑313。从逻辑选择控制输入控制线的逻辑选择控制信号的条件以及在经由断言iso控制信号启用隔离晶体管时存在于互补感测线对305
‑
1及305
‑
2上的数据值而确定从多个逻辑运算选择逻辑运算。
74.根据各种实施例，逻辑运算选择逻辑313可包含四个逻辑选择晶体管：逻辑选择晶体管362，其经耦合在交换晶体管342的栅极与tf信号控制线之间；逻辑选择晶体管352，其经耦合在通过门307
‑
1及307
‑
2的栅极与tt信号控制线之间；逻辑选择晶体管354，其经耦合在通过门307
‑
1及307
‑
2的栅极与ft信号控制线之间；及逻辑选择晶体管364，其经耦合在交换晶体管342的栅极与ff信号控制线之间。逻辑选择晶体管362及352的栅极通过隔离晶体管350
‑
1(具有耦合到iso信号控制线的栅极)经耦合到真感测线。逻辑选择晶体管364及354的栅极通过隔离晶体管350
‑
2(也具有耦合到iso信号控制线的栅极)经耦合到互补感测线。
75.存在于互补感测线对305
‑
1及305
‑
2上的数据值可经由通过门307
‑
1及307
‑
2加载到计算组件331中。计算组件331可包括可加载移位寄存器。当通过门307
‑
1及307
‑
2开启时，互补感测线对305
‑
1及305
‑
2上的数据值经传递到计算组件331且由此经加载到可加载移位
寄存器中。互补感测线对305
‑
1及305
‑
2上的数据值可为在触发感测放大器时存储在感测放大器306中的数据值。逻辑运算选择逻辑信号pass为高以开启通过门307
‑
1及307
‑
2。
76.iso、tf、tt、ft及ff控制信号可操作以基于感测放大器306中的数据值(“b”)及计算组件331中的数据值(“a”)选择逻辑函数来实施。特定来说，iso、tf、tt、ft及ff控制信号经配置以选择逻辑函数以独立于存在于互补感测线对305
‑
1及305
‑
2上的数据值来实施，尽管所实施逻辑运算的结果可取决于存在于互补感测线对305
‑
1及305
‑
2上的数据值。即，iso、tf、tt、ft及ff控制信号选择逻辑运算来直接实施，因为存在于互补感测线对305
‑
1及305
‑
2上的数据值未经传递通过逻辑以操作通过门307
‑
1及307
‑
2的栅极。
77.另外，图3展示经配置以在感测放大器306与计算组件331之间交换互补感测线对305
‑
1及305
‑
2的定向的交换晶体管342。当交换晶体管342开启时，交换晶体管342的感测放大器306侧上的互补感测线对305
‑
1及305
‑
2上的数据值相反耦合到交换晶体管342的计算组件331侧上的互补感测线对305
‑
1及305
‑
2，且借此加载到计算组件331的可加载移位寄存器中。
78.当激活iso控制信号线且在真感测线的数据值为“1”的情况下激活tt控制信号(例如，为高)或在互补感测线的数据值为“1”的情况下激活ft控制信号(例如，为高)时，可激活逻辑运算选择逻辑信号pass(例如，为高)以开启通过门307
‑
1及307
‑
2(例如，导通)。
79.真感测线的数据值是“1”开启逻辑选择晶体管352及362。互补感测线的数据值是“1”开启逻辑选择晶体管354及364。如果iso控制信号或对应感测线(例如，特定逻辑选择晶体管的栅极所耦合的感测线)上的相应tt/ft控制信号或数据值并非为高，那么通过门307
‑
1及307
‑
2将不由特定逻辑选择晶体管来开启。
80.当激活iso控制信号线且在真感测线的数据值为“1”的情况下激活tf控制信号(例如，为高)或在互补感测线的数据值为“1”的情况下激活ff控制信号(例如，为高)时，可激活逻辑运算选择逻辑信号passf(例如，为高)以开启交换晶体管342(例如，导通)。如果对应感测线(例如，特定逻辑选择晶体管的栅极所耦合的感测线)上的相应控制信号或数据值并非为高，那么交换晶体管342将不由特定逻辑选择晶体管来开启。
81.pass*控制信号未必与pass控制信号互补。可同时激活或撤销激活pass及pass*控制信号两者。然而，pass及pass*控制信号两者的同时激活使互补感测线对短接在一起，此可为应避免的破坏性配置。
82.图3中所说明的感测电路经配置以直接从四个逻辑选择控制信号选择多个逻辑运算中的一者来实施(例如，逻辑运算选择并不取决于存在于互补感测线对上的数据值)。逻辑选择控制信号的一些组合可引起通过门307
‑
1及307
‑
2以及交换晶体管342两者同时开启，这使互补感测线对305
‑
1及305
‑
2短接在一起。根据本发明的若干实施例，可由图3中所说明的感测电路实施的逻辑运算可为图4中所展示的逻辑表中所概述的逻辑运算。
83.图4是说明根据本发明的若干实施例的由图3中所展示的感测电路实施的可选择逻辑运算结果的逻辑表。四个逻辑选择控制信号(例如，tf、tt、ft及ff)可结合存在于互补感测线的特定数据值用以选择多个逻辑运算中的一者来实施，此涉及存储在感测放大器806及计算组件831中的起始数据值。四个控制信号可结合存在于互补感测线的特定数据值控制通过门807
‑
1及807
‑
2以及交换晶体管842的连续性，这又在触发之前/之后影响计算组件831及/或感测放大器806中的数据值。选择性地控制交换晶体管842的连续性的能力促进
实施尤其涉及反相数据值(例如，反相操作数及/或反相结果)的逻辑运算。
84.图4中所说明的逻辑表4
‑
1在444处展示列a中所展示存储在计算组件631中的起始数据值，且在445处展示列b中所展示存储在感测放大器606中的起始数据值。逻辑表4
‑
1中的其它3个列标头是指通过门307
‑
1及307
‑
2以及交换晶体管342的连续性，其可取决于四个逻辑选择控制信号(例如，tf、tt、ft及ff)的状态、结合存在于互补感测线对305
‑
1及305
‑
2上的特定数据值而分别控制为开启或关闭。“not open”列对应于通过门307
‑
1及307
‑
2以及交换晶体管342皆处于非导通状态，“open true”对应于通过门307
‑
1及307
‑
2处于导通状态，且“open invert”对应于交换晶体管342处于导通状态。逻辑表4
‑
1中未反映对应于通过门307
‑
1及307
‑
2以及交换晶体管342皆处于导通条件的配置，因为此导致感测线短接在一起。
85.经由通过门307
‑
1及307
‑
2以及交换晶体管342的连续性的选择性控制，逻辑表4
‑
1的上部分的三个列中的每一者可与逻辑表4
‑
1的下部分的三个列中的每一者组合，以提供对应于九个不同逻辑运算的3
×
3＝9种不同结果组合，如由475处所展示的各种连接路径所指示。图4中所说明的逻辑表4
‑
2中概述可由感测电路850实施的九种不同可选择逻辑运算，包含“异或”逻辑运算。
86.图4中所说明的逻辑表4
‑
2的列展示包含逻辑选择控制信号的状态的标头480。例如，在行476中提供第一逻辑选择控制信号的状态，在行477中提供第二逻辑选择控制信号的状态，在行478中提供第三逻辑选择控制信号的状态，且在行479中提供第四逻辑选择控制信号的状态。在行447中概述对应于结果的特定逻辑运算。
87.图5说明通道控制器543与呈x64dq一(1)级配置的存储器装置520的库仲裁器之间的oob总线(hsi)557的实例。如图5的实例中所展示，一级启用位(接脚)547从通道控制器543提供到存储器装置520。在这个实例中，可针对通道从存储器装置520接收16个sq(状态输出/接脚)549且可接收4个sqs(状态输出选通)551。
88.图6说明通道控制器643与呈x64dq四(4)级配置的存储器装置620的库仲裁器之间的oob总线(hsi)657的实例。在这个实例中，展示四(4)个单独级启用位647(0、1、2及3)中的每一者位于针对一个通道独立连接到四个存储器装置620
‑
1、620
‑
2、
…
、620
‑
4的通道控制器643上。在这个实例中，仍接收16个sq(状态输出)649，但现针对通道从四个存储器装置620
‑
1、620
‑
2、
…
、620
‑
4接收。同样地，在针对四个存储器装置620
‑
1、620
‑
2、
…
、620
‑
4的通道上接收四(4)个sqs(状态输出选通)651。
89.在这种情况下，正如划分双倍数据率(ddr)接口的带宽那样划分状态通道的带宽，此有效地经时域多路复用以避免oob 657的争用。每一存储器装置620(例如，620
‑
1、620
‑
2、
…
、620
‑
4)在激活其级启用输入时轮流地被授权存取单向状态总线657。当选择x64模式(融合选项或测试选项)时，每一存储器装置620可在级启用输入的活动边缘处传输一个数据包。可与sqs选通接脚651同步而流式输出状态输出位649，每个时钟周期1位。第一位可为前置位。在一个实例中，如果前置位是逻辑0，那么存储器装置(例如，620
‑
1、620
‑
2、
…
、620
‑
4)将以八(8)个连续时钟传输关于16个dq的128位状态消息。在这个消息的结尾处，sq及sqs接脚将转变为三状态模式，且接口电路将等待级启用输入上的下一有效边缘来传输额外消息。如果无消息在存储器控制器(例如，给定存储器装置620的存储器控制器640)的输出队列中等待，那么前置位的意义将是逻辑1。sq及sqs驱动器将在下一连续时钟关断。存储器装
置将恢复到等待级启用输入上的另一有效边缘。
90.图7说明通道控制器743与呈x32dq一(1)级配置的存储器装置720的库仲裁器之间的oob总线(hsi)757的实例。在关于存储器720的x32 dq配置的情况下，正如可拆分数据通道那样，可如图7中所展示那样拆分状态通道，其中状态输出740的一半(以及dq及dqs的一半)前往架构中的存储器装置720中的每一者。
91.在这个实例中，第一级的级启用输入747皆捆绑在一起。因此，其将全部开始在较低八(8)个sq接脚749上传输其状态消息。协议与在x64情况下大体相同，其中数据在sqs的有效主动时钟边缘上的前置码之后发送。与先前实例的不同之处是由于数据总线是每一存储器装置720的一半宽，所以消息长度将从八(8)个数据时钟增大到十六(16)个，以适应相同的128位消息大小。
92.图8说明通道控制器843与呈x16 dq四(4)级配置的存储器装置820的库仲裁器之间的oob总线(hsi)857的实例。在关于存储器820的x16 dq配置的情况下，如图8中所展示，状态通道可划分成四(4)个部分，其中每一存储器装置(例如，820
‑
1、820
‑
5、820
‑
9及820
‑
13)经由给定存储器装置的sq总线849的最低四(4)个位连接到通道控制器843。在实例中，每个消息的时钟周期的数目再次增长，现增长到三十二(32)个以适应相同的128位消息大小。
93.尽管已在本文中说明及描述特定实施例，但所属领域的一般技术人员将明白，经计算以达成相同结果的布置可置换所展示的特定实施例。本发明意图涵盖本发明的一或多个实施例的调适或变动。应了解，已以说明性方式而非限制性方式进行上文描述。所属领域的技术人员在检视上文描述之后将明白未在本文中具体描述的上述实施例的组合及其它实施例。本发明的一或多个实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考所附权利要求书连同此权利要求书被授权的等效物的全部范围而确定本发明的一或多个实施例的范围。
94.在前文详细描述中，出于简化本发明的目的将一些特征起集合在单个实施例中。本发明的此方法不应被解释为反映以下意图：本发明所揭示的实施例必须使用多于每一权利要求中明确陈述的特征。相反，如所附权利要求书所反映，发明标的物在于少于单个所揭示实施例的所有特征。因此，所附权利要求书以此方式并入详细描述中，其中每一权利要求单独作为独立实施例。