半导体存储装置和包括其的电子系统的制作方法

半导体存储装置和包括其的电子系统
1.相关申请的交叉引用
2.本技术要求于2020年10月15日在韩国知识产权局提交的韩国专利申请no.10-2020-0133115的优先权，其内容通过引用整体合并于此。
技术领域
3.本公开涉及半导体存储装置和包括该半导体存储装置的电子系统。更具体地，本公开涉及包括堆叠的半导体芯片的半导体存储装置和包括该半导体存储装置的电子系统。


背景技术：

4.为了满足消费者对高性能和低价格的需求，需要增加半导体存储装置的集成度。在半导体存储装置的情况下，由于集成度是决定产品价格的重要因素，因此特别希望增加集成度。
5.在二维或平面的半导体存储装置的情况下，集成度主要由单位存储单元所占据的面积确定，因此受精细图案形成技术水平的极大影响。然而，因为图案小型化需要超昂贵的设备，二维半导体存储装置的集成度在不断增加，但仍受到限制。结果，已经提出了配备有三维排列的存储单元的三维半导体存储装置。
6.另一方面，随着电子工业的发展，对电子组件的更高功能性、更高速度和小型化的要求在不断增加。响应于这种趋势，可以使用其中多个半导体芯片堆叠并安装在单个封装基板上的半导体封装件。


技术实现要素：

7.本公开的各方面提供了易于设计、可以小型化并具有提高的可靠性的半导体存储装置。
8.本公开的各方面还提供了包括易于设计、可以小型化并具有提高的可靠性的半导体存储装置的电子系统。
9.根据本发明构思的一方面，提供了一种半导体存储装置，所述半导体存储装置包括：第一半导体芯片，所述第一半导体芯片包括上输入/输出焊盘；第二半导体芯片，所述第二半导体芯片包括下输入/输出焊盘；以及衬底附接膜，所述衬底附接膜附接所述第一半导体芯片和所述第二半导体芯片，其中，所述第一半导体芯片和所述第二半导体芯片中的每一者还包括：第一衬底，所述第一衬底包括面对所述衬底附接膜的第一面和与所述第一面相对的第二面；模制结构，所述模制结构包括顺序堆叠在所述第一衬底的所述第一面上的多个栅电极；沟道结构，所述沟道结构穿透所述模制结构并与所述多个栅电极相交；第二衬底，所述第二衬底包括面对所述第一面的第三面和与所述第三面相对的第四面；第一电路元件，所述第一电路元件位于所述第二衬底的所述第三面上；以及接触通路，所述接触通路穿透所述第一衬底并连接到所述第一电路元件，所述衬底附接膜附接所述第一半导体芯片的所述第二衬底和所述第二半导体芯片的所述第二衬底，所述上输入/输出焊盘位于所述
第一半导体芯片的所述第一衬底的所述第二面上，并接触所述第一半导体芯片的所述接触通路，所述下输入/输出焊盘位于所述第二半导体芯片的所述第一衬底的第二面上，并接触所述第二半导体芯片的所述接触通路。
10.根据本发明构思的另一方面，提供了一种半导体存储装置，所述半导体存储装置包括：第一半导体芯片，所述第一半导体芯片包括上输入/输出焊盘；以及第二半导体芯片，所述第二半导体芯片包括下输入/输出焊盘并附接到所述第一半导体芯片，其中，所述第一半导体芯片和所述第二半导体芯片中的每一者还包括：第一衬底，所述第一衬底包括彼此相对的第一面和第二面；模制结构，所述模制结构包括顺序堆叠在所述第一衬底的所述第一面上的多个栅电极；以及沟道结构，所述沟道结构穿透所述模制结构并与所述多个栅电极相交；第二衬底，所述第二衬底包括面对所述第一面的第三面和与所述第三面相对的第四面；以及接触通路，所述接触通路穿透所述第一衬底，所述第一半导体芯片的所述第二衬底的所述第四面面对所述第二半导体芯片的所述第二衬底的所述第四面，所述上输入/输出焊盘连接到所述第一半导体芯片的所述接触通路，并且所述下输入/输出焊盘连接到所述第二半导体芯片的所述接触通路。
11.根据本发明构思的另一方面，提供了一种电子系统，所述电子系统包括：主板；半导体存储装置，所述半导体存储装置位于所述主板上；以及控制器，所述控制器在所述主板上电连接到所述半导体存储装置，其中，所述半导体存储装置包括第一半导体芯片和第二半导体芯片，所述第一半导体芯片包括上输入/输出焊盘，所述第二半导体芯片包括下输入/输出焊盘并附接到所述第一半导体芯片，其中，所述第一半导体芯片和所述第二半导体芯片中的每一者包括：第一衬底，所述第一衬底包括彼此相对的第一面和第二面；模制结构，所述模制结构包括顺序堆叠在所述第一衬底的所述第一面上的多个栅电极；沟道结构，所述沟道结构穿透所述模制结构并与所述多个栅电极相交；第二衬底，所述第二衬底包括面对所述第一面的第三面和与所述第三面相对的第四面；以及接触通路，所述接触通路穿透所述第一衬底，所述第一半导体芯片的所述第二衬底的所述第四面面对所述第二半导体芯片的所述第二衬底的所述第四面，所述第一半导体芯片的所述接触通路通过所述上输入/输出焊盘连接到所述控制器，并且所述第二半导体芯片的所述接触通路通过所述下输入/输出焊盘连接到所述控制器。
12.然而，本公开的各方面不限于本文中阐述的各方面。通过参考下面给出的本公开的详细描述，本公开的这些和其他方面对于本公开所属领域的普通技术人员而言将变得更加清楚。
附图说明
13.通过参考附图详细描述本公开的示例性实施例，本公开的以上和其他方面及特征将变得更清楚，在附图中，类似的标号始终指代类似的元件。在附图中：
14.图1是用于说明根据一些实施例的半导体存储装置的示例性电路图。
15.图2a是用于说明根据一些实施例的半导体存储装置的示意性截面图。
16.图2b是用于说明图2a的区域r1的放大视图。
17.图3a和图3b是用于说明图2a的区域r2的各种放大视图。
18.图4是用于说明图2a的区域r3的放大视图。
19.图5是用于说明根据一些实施例的半导体存储装置的示意性截面图。
20.图6是用于说明图5的区域r4的放大视图。
21.图7是用于说明根据一些实施例的半导体存储装置的示意性截面图。
22.图8是用于说明图7的区域r5的放大视图。
23.图9是用于说明根据一些实施例的半导体存储装置的示意性截面图。
24.图10是用于说明根据一些实施例的半导体存储装置的示意性截面图。
25.图11是用于说明根据一些实施例的电子系统的示意性框图。
26.图12是用于说明根据一些实施例的电子系统的示意性透视图。
27.图13至图17是沿着图12的线i-i
′
截取的各种示意性截面图。
具体实施方式
28.在下文中，将参照图1至图10描述根据示例性实施例的半导体存储装置。
29.如本文中使用的，当提到取向、布局、位置、形状、尺寸、量或其他度量时的诸如“相同”、“相等”、“平面”或“共平面”的术语不一定意指完全相同的取向、布局、位置、形状、尺寸、量或其他度量，而是旨在涵盖在例如由于制造处理而可能出现的可接受变化内的几乎相同的取向、布局、位置、形状、尺寸、量或其他度量。除非上下文或其他陈述另有指示，否则本文中可以使用术语“基本上”来强调该含义。例如，被描述为“基本上相同”、“基本上相等”或“基本上平面”的条目可以是完全相同、相等或平面的，或者可以在例如由于制造工艺而可能出现的可接受变化内是相同、相等或平面的。
30.应该理解，尽管本文中可以使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应该受这些术语的限制。除非上下文另有指示，否则例如作为命名惯例，这些术语仅被用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，在不脱离本发明的教导的情况下，以下在本说明书的一个部分中讨论的第一元件、组件、区域、层或部分可以被称为本说明书的另一部分中或权利要求书中的第二元件、组件、区域、层或部分。另外，在某些情况下，即使在说明书中没有使用“第一”、“第二”等来描述术语，在权利要求中仍然也可以将其称为“第一”或“第二”，以便将所不同声明的元件彼此区分开。
31.图1是用于说明根据一些实施例的半导体存储装置的示例性电路图。
32.根据一些实施例的半导体存储装置的存储单元阵列可以包括公共源极线csl、多条位线bl和多个单元串cstr。
33.公共源极线csl可以在第一方向x上延伸。在一些实施例中，多条公共源极线csl可以二维地布置。例如，多条公共源极线csl可以彼此间隔开，并且每条都可以在第一方向x上延伸。在电学上，可以将相同的电压施加到公共源极线csl，或者将不同的电压施加到公共源极线csl并且可以分别控制公共源极线csl。
34.多条位线bl可以二维地布置。例如，位线bl可以彼此间隔开并在与第一方向x相交的第二方向y上延伸。多个单元串cstr可以与每条位线bl并联连接。单元串cstr可以共同地连接到公共源极线csl。即，多个单元串cstr可以布置在位线bl和公共源极线csl之间。
35.每个单元串cstr可以包括连接到公共源极线csl的接地选择晶体管gst、连接到位线bl的串选择晶体管sst以及位于接地选择晶体管gst和串选择晶体管sst之间的多个存储
单元晶体管mct。每个存储单元晶体管mct可以包括数据存储元件。接地选择晶体管gst、串选择晶体管sst和存储单元晶体管mct可以串联地连接。
36.公共源极线csl可以公共地连接到接地选择晶体管gst的源极。另外，接地选择线gsl、多条字线wl11至wl1n和wl21至wl2n以及串选择线ssl可以位于公共源极线csl和位线bl之间。接地选择线gsl可以用作接地选择晶体管gst的栅电极，字线wl11至wl1n和wl21至wl2n可以用作存储单元晶体管mct的栅电极，并且串选择线ssl可以用作串选择晶体管sst的栅电极。
37.在一些实施例中，擦除控制晶体管ect可以位于公共源极线csl和接地选择晶体管gst之间。公共源极线csl可以公共地连接到擦除控制晶体管ect的源极。另外，擦除控制线ecl可以位于公共源极线csl和接地选择线gsl之间。擦除控制线ecl可以用作擦除控制晶体管ect的栅电极。擦除控制晶体管ect可以产生栅致漏极泄漏(gidl)以执行存储单元阵列的擦除操作。
38.图2a是用于说明根据一些实施例的半导体存储装置的示意性截面图。图2b是用于说明图2a的区域r1的放大视图。图3a和图3b是用于说明图2a的区域r2的各种放大视图。图4是用于说明图2a的区域r3的放大视图。
39.参照图2a至图4，根据一些实施例的半导体存储装置可以包括第一半导体芯片s1、第二半导体芯片s2和衬底附接膜202。
40.第一半导体芯片s1可以包括第一单元结构ce1和第一外围结构pe1。第二半导体芯片s2可以包括第二单元结构ce2和第二外围结构pe2。
41.第一单元结构ce1和第二单元结构ce2可以均提供包括至少一个存储块的存储单元阵列。例如，第一单元结构ce1和第二单元结构ce2均可以包括将随后描述的第一衬底100、模制结构ms1和ms2、层间绝缘膜140、多个沟道结构ch、位线bl、块隔离区wlc、第一贯穿通路184、接触通路190和第一布线结构10。
42.第一外围结构pe1和第二外围结构pe2可以均提供控制存储单元阵列操作的外围电路。例如，第一外围结构pe1和第二外围结构pe2可以均包括将随后描述的第二衬底200、多个电路元件pt1至pt4和第二布线结构20。
43.在一些实施例中，第一半导体芯片s1和第二半导体芯片s2可以是基本上相同或等同的半导体芯片。例如，第一半导体芯片s1和第二半导体芯片s2可以是通过相同制造工艺制造的半导体芯片。
44.例如，第一衬底100可以包括诸如硅衬底、锗衬底或硅-锗衬底的半导体衬底。或者，第一衬底100可以包括绝缘体上硅(soi)衬底、绝缘体上锗(goi)衬底等。
45.第一衬底100可以包括彼此相对的第一面100a和第二面100b。在一些实施例中，第一衬底100的第一面100a可以面对下面将描述的衬底附接膜202。另外，第一衬底100可以包括单元阵列区域ca、扩展区域ext和焊盘区域pad。
46.可以在单元阵列区域ca中形成包括多个存储单元的存储单元阵列。可以在存储单元阵列中布置多个存储单元、电连接到各存储单元的多个沟道结构ch、多条字线wl11至wl1n和wl21至wl2n、多条位线bl等。
47.扩展区域ext可以围绕单元阵列区域ca布置。随后将描述的多个栅电极ecl、gsl、wl11至wl1n、wl21至wl2n和ssl可以以台阶结构的形式堆叠在扩展区域ext中。
48.焊盘区域pad可以围绕单元阵列区域ca和扩展区域ext布置。例如，从平面的观点来看，焊盘区域pad可以围绕单元阵列区域ca和扩展区域ext。下面将描述的上输入/输出焊盘30a和下输入/输出焊盘30b可以布置在焊盘区域pad中。
49.模制结构ms1和ms2可以形成在第一衬底100的第一面100a上。模制结构ms1和ms2可以包括顺序堆叠在第一衬底100的第一面100a上的多个栅电极ecl、gsl、wl11至wl1n、wl21至wl2n和ssl。
50.在一些实施例中，模制结构ms1和ms2可以包括顺序堆叠在第一衬底100的第一面100a上的第一模制结构ms1和第二模制结构ms2。
51.第一模制结构ms1可以形成在第一衬底100上。第一模制结构ms1可以包括交替堆叠在第一衬底100上的多个第一模制绝缘膜110和多个第一栅电极ecl、gsl以及wl11至wl1n。例如，第一栅电极ecl、gsl和wl11至wl1n中的每一个以及每个第一模制绝缘膜110可以是在与第一衬底100的上面(例如，第一面100a)平行的方向上延伸的层状结构。另外，第一栅电极ecl、gsl和wl11至wl1n以及第一模制绝缘膜110可以沿着与第一衬底100的上面相交(例如，垂直)的方向交替地堆叠。
52.在一些实施例中，第一栅电极ecl、gsl和wl11至wl1n可以包括顺序堆叠在第一衬底100上的擦除控制线ecl、接地选择线gsl和多条第一字线wl11至wl1n。与所示出的那些不同，在一些实施例中可以省略擦除控制线ecl。
53.第二模制结构ms2可以形成在第一模制结构ms1上。第二模制结构ms2可以包括交替堆叠在第一模制结构ms1上的多个第二模制绝缘膜112和多个第二栅电极wl21至wl2n和ssl。例如，多个第二栅电极wl21至wl2n和ssl中的每一个以及每个第二模制绝缘膜112可以是在与第一衬底100的上面(例如，第一面100a)平行的方向上延伸的层状结构。此外，第二栅电极wl21至wl2n和ssl以及第二模制绝缘膜112可以沿着与第一衬底100的上面相交的方向交替地堆叠。
54.在一些实施例中，多个第二栅电极wl21至wl2n和ssl可以包括顺序堆叠在第一模制结构ms1上的多条第二字线wl21至wl2n和串选择线ssl。
55.第一栅电极ecl、gsl和wl11至wl1n以及第二栅电极wl21至wl2n和ssl可以均包括导电材料。例如，第一栅电极ecl、gsl和wl11至wl1n以及第二栅电极wl21至wl2n和ssl可以包括但不限于诸如钨(w)、钴(co)和镍(ni)的金属或诸如硅的半导体材料。
56.第一模制绝缘膜110和第二模制绝缘膜112均可以包括例如但不限于氧化硅。
57.层间绝缘层140可以形成在第一衬底100的第一面100a上。层间绝缘膜140可以覆盖模制结构ms1和ms2。
58.多个沟道结构ch均可以穿透模制结构ms1和ms2。在一些实施例中，多个沟道结构ch可以延伸到第一衬底100中。例如，多个沟道结构ch可以被掩埋在第一衬底100中。另外，沟道结构ch可以与多个栅电极ecl、gsl、wl11至wl1n、wl21至wl2n和ssl相交。在一些实施例中，沟道结构ch可以延伸穿过多个栅电极ecl、gsl、wl11至wl1n、wl21至wl2n和ssl。作为示例，沟道结构ch可以具有在与第一衬底100的第一面100a相交的方向上延伸的填料形状(例如，圆柱形)。如本文中使用的，术语“掩埋”可以是指至少部分地形成在另一结构、图案和/或层的顶表面下方的结构、图案和/或层。在一些实施例中，当第一结构、图案和/或层被“掩埋”在第二结构、图案和/或层中时，第二结构、图案和/或层可以围绕第一结构、图案和/或
层的至少一部分。例如，当第一结构、图案和/或层被至少部分地掩埋在第二结构、图案和/或层中时，可以认为其是被掩埋的。
59.尽管沟道结构ch被示出为仅在单元阵列区域cell的模制结构ms1和ms2内部形成，但这只是为了方便说明。例如，为了减小施加到模制结构ms1和ms2的应力，当然可以在扩展区域ext的模制结构ms1和ms2中形成形状与沟道结构ch的形状类似的虚设沟道结构。
60.如图3a和图3b中所示，沟道结构ch可以包括半导体图案130和信息存储膜132。
61.半导体图案130可以穿透模制结构ms1和ms2并与多个栅电极ecl、gsl、wl11至wl1n、wl21至wl2n和ssl相交。尽管半导体图案130被示出为具有杯形，但这只是示例。例如，半导体图案130可以具有诸如圆柱形、方筒形和实心填料形状的各种形状。
62.半导体图案130可以包括但不限于诸如(例如)单晶硅、多晶硅、有机半导体物质和碳纳米结构的半导体材料。
63.信息存储膜132可以介于半导体图案130和相应的栅电极ecl、gsl、wl11至wl1n、wl21至wl2n和ssl之间。例如，信息存储膜132可以沿着半导体图案130的侧面延伸。
64.信息存储膜132可以包括例如氧化硅、氮化硅、氮氧化硅和介电常数高于氧化硅的高介电常数材料中的至少一种。高介电常数材料可以包括例如氧化铝、氧化铪、氧化镧、氧化钽、氧化钛、氧化镧铪、氧化镧铝、氧化镝钪和它们的组合中的至少一种。
65.在一些实施例中，信息存储膜132可以由多个膜形成。例如，信息存储膜132可以包括顺序堆叠在半导体图案130上的隧穿绝缘膜132a、电荷存储膜132b和阻挡绝缘膜132c。
66.隧穿绝缘膜132a可以包括例如氧化硅或介电常数高于氧化硅的高介电常数材料(例如，氧化铝(al2o3)和氧化铪(hfo2))。电荷存储膜132b可以包括例如氮化硅。阻挡绝缘膜132c可以包括例如氧化硅或介电常数高于氧化硅的高介电常数材料(例如，氧化铝(al2o3)和氧化铪(hfo2))。
67.在一些实施例中，沟道结构ch还可以包括填充图案134。填充图案134可以形成为填充杯形半导体图案130的内部。填充图案134可以包括但不限于诸如氧化硅的绝缘材料。
68.如图3b中所示，根据一些实施例的半导体存储装置还可以包括源极结构300。
69.源极结构300可以形成在第一衬底100上。源极结构300可以介于第一衬底100与模制结构ms1和ms2之间。源极结构300可以包括例如掺杂杂质的多晶硅或金属。
70.在一些实施例中，沟道结构ch可以穿透源极结构300并连接到第一衬底100。例如，沟道结构ch的下部部分可以穿透源极结构300并掩埋在第一衬底100中。源极结构300可以形成为连接到沟道结构ch的半导体图案130。例如，源极结构300可以穿透信息存储膜132并接触半导体图案130。如本文中使用的，除非上下文另有指示，否则术语“接触”是指定向连接(即，触摸)。
71.在一些实施例中，源极结构300的与半导体图案130相邻的部分可以具有朝向信息存储膜132突出的形状。例如，在与半导体图案130相邻的区域中，源极结构300在第三方向z上延伸的长度可以进一步增加。例如，源极结构300的与半导体图案130水平相邻的部分在第三方向z上的厚度可以大于源极结构300的与第一衬底100垂直相邻的部分在第三方向z上的厚度。这可能是由于用于去除信息存储膜132的一部分以形成源极结构300的蚀刻工艺的性质。
72.位线bl可以形成在模制结构ms1和ms2上。例如，位线bl可以形成在层间绝缘膜140
上，并可以接触层间绝缘膜140。在一些实施例中，位线bl可以介于模制结构ms1和ms2与下面将描述的第二衬底200之间。
73.位线bl在一个方向(例如，图1的第二方向y)上延伸，并可以连接到多个沟道结构ch。例如，位线bl可以通过位线接触181连接到多个沟道结构ch。位线接触181可以例如穿透层间绝缘膜140并将位线bl与沟道结构ch电连接。
74.块隔离区wlc可以在与位线bl相交的方向(例如，图1的第一方向x)上延伸，以切割模制结构ms1和ms2。尽管未具体示出，但块隔离区wlc可以形成在单元阵列区域cell和扩展区域ext内部，以完全切割模制结构ms1和ms2。
75.块隔离区wlc可以切割模制结构ms1和ms2，以形成多个存储块。例如，由两个相邻的块隔离区wlc切割的模制结构ms1和ms2可以限定单个存储块。
76.在一些实施例中，块隔离区wlc可以包括绝缘材料。例如，块隔离区wlc可以包括但不限于氧化硅、氮化硅、氮氧化硅和介电常数低于氧化硅的低介电常数(低k)材料中的至少一种。
77.在一些实施例中，块隔离区wlc可以包括导电材料。例如，块隔离区wlc可以包括导电图案以及将模制结构ms1和ms2与导电图案分开的间隔物膜。包括导电图案的块隔离区wlc连接到第一衬底100中的杂质区(未示出)，并可以被提供为半导体存储装置的公共源极线(例如，图1的csl)。
78.连接到相应的栅电极ecl、gsl、wl11至wl1n、wl21至wl2n和ssl的栅极接触182可以形成在扩展区域ext中。例如，栅极接触182可以穿透层间绝缘膜140并连接到栅极ecl、gsl、wl11至wl1n、wl21至wl2n和ssl中的每一个。在一些实施例中，栅极接触182的宽度可以朝向第一衬底100的第一面100a减小。
79.第一贯穿通路184可以穿透层间绝缘膜140。例如，第一贯穿通路184可以在与第一衬底100的第一面100a相交的方向上延伸并穿透层间绝缘膜140。在一些实施例中，第一贯穿通路184和层间绝缘膜140的上表面和下表面可以是共平面的。
80.在一些实施例中，第一贯穿通路184可以与层间绝缘膜140接触。例如，如图4中所示，可以形成穿透层间绝缘膜140的第一贯穿通路沟槽184t。第一贯穿通路184形成在第一贯穿通路沟槽184t中，并可以与层间绝缘膜140接触。
81.在一些实施例中，模制结构ms1和ms2可以不布置在其中布置有第一贯穿通路184的区域中。例如，第一贯穿通路184可以位于焊盘区域pad内部。第一贯穿通路184可以在与第一衬底100的第一面100a平行的方向上与模制结构ms1和ms2间隔开。
82.例如，第一贯穿通路184可以包括但不限于诸如铝(al)、铜(cu)、钨(w)、钴(co)和镍(ni)的金属材料。
83.在一些实施例中，可以形成连接到第一衬底100的第二贯穿通路180。第二贯穿通路180可以例如穿透层间绝缘膜140并连接到第一衬底100。第二贯穿通路180可以连接到第一衬底100中的杂质区(未示出)，并被提供为半导体存储装置的公共源极线(例如，图1的csl)。第二贯穿通路180可以连接到连接布线160，连接布线160可以形成在第一布线间绝缘膜104的内部。连接布线160可以连接到第一布线结构10和第二布线结构20。
84.在一些实施例中，模制结构ms1和ms2可以不位于其中布置有第二贯穿通路180的区域中。例如，第二贯穿通路180可以布置在焊盘区域pad内部。第二贯穿通路180可以在与
第一衬底100的第一面100a平行的方向上与模制结构ms1和ms2间隔开。
85.例如，第二贯穿通路180可以包括但不限于诸如铝(al)、铜(cu)、钨(w)、钴(co)和镍(ni)的金属材料。
86.在一些实施例中，通路105可以延伸穿过第一衬底100。通路105的上表面和下表面可以与第一衬底100的上表面和下表面共平面。
87.接触通路190可以穿透第一衬底100。例如，接触通路190在与第一衬底100的上面相交(例如，垂直)的方向上延伸，并可以穿透第一衬底100。在一些实施例中，接触通路190的第一表面可以与第一衬底100的第一面100a的表面共平面，并且接触通路190的第二表面可以与保护绝缘膜102的表面共平面。
88.在一些实施例中，接触通路190可以与第一衬底100接触。例如，如图4中所示，可以形成穿透第一衬底100的接触通路沟槽190t。接触通路190形成在接触通路沟槽190t中，并可以与第一衬底100接触。
89.在一些实施例中，接触通路190可以包括第一间隔物膜192和第一导电图案194。第一间隔物膜192可以将第一导电图案194与第一衬底100分开。例如，第一间隔物膜192可以沿着接触通路沟槽190t的侧面的轮廓共形地延伸。第一导电图案194可以形成在第一间隔物膜192上并填充接触通路沟槽190t。例如，第一间隔物膜192可以围绕第一导电图案194的侧面。
90.第一间隔物膜192可以包括绝缘材料。因此，第一间隔物膜192可以将第一导电图案194与第一衬底100电绝缘。例如，第一间隔物膜192可以包括但不限于氧化硅、氮化硅、氮氧化硅和介电常数低于氧化硅的低介电常数(低k)材料中的至少一种。
91.例如，第一导电图案194可以包括但不限于诸如铝(al)、铜(cu)、钨(w)、钴(co)和镍(ni)的金属材料。
92.在一些实施例中，接触通路190可以连接到第一贯穿通路184。例如，如图4中所示，接触通路沟槽190t可以穿透第一衬底100，以暴露第一贯穿通路184。第一间隔物膜192可以不沿着接触通路沟槽190t的下面延伸，并且第一导电图案194可以沿着接触通路沟槽190t的下面延伸。因此，第一导电图案194可以与第一贯穿通路184直接接触，并且接触通路190可以电连接到第一贯穿通路184。
93.在图2a、图2b和图4中，尽管第一贯穿通路184与接触通路190之间的界面被示出为位于与第一衬底100的第一面100a相同的平面上，但这只是示例。例如，第一穿通通路184与接触通路190之间的界面当然可以定位成低于第一面100a并可以定位成高于第一面100a。
94.在一些实施例中，接触通路190的宽度从第一衬底100的第二面100b朝向第一衬底100的第一面100a减小。例如，接触通路沟槽190t的宽度可以朝向模制结构ms1和ms2减小。第一导电图案194的宽度也可以相应地朝向模制结构ms1和ms2减小。
95.在一些实施例中，接触通路190的宽度可以形成为比第一贯穿通路184的宽度大。例如，如图4中所示，在第一衬底100的第一面100a上，接触通路沟槽190t的宽度w2可以大于第一贯穿通路沟槽184t的宽度w1。在这种情况下，接触通路190可以稳定地连接到第一贯穿通路184。
96.在一些实施例中，可以形成覆盖第一衬底100的第二面100b的保护绝缘膜102。接触通路190穿透保护绝缘膜102和第一衬底100，并可以连接到第一贯穿通路184。例如，接触
通路沟槽190t可以穿透保护绝缘膜102和第一衬底100，以暴露第一贯穿通路184。
97.第一半导体芯片s1可以包括上输入/输出焊盘30a，第二半导体芯片s2可以包括下输入/输出焊盘30b。
98.上输入/输出焊盘30a和下输入/输出焊盘30b可以分别形成在第一衬底100的第二面100b上。上输入/输出焊盘30a和下输入/输出焊盘30b可以分别连接到接触通路190。例如，上输入/输出焊盘30a可以连接到第一半导体芯片s1的接触通路190，并且下输入/输出焊盘30b可以连接到第二半导体芯片s2的接触通路190。在一些实施例中，上输入/输出焊盘30a可以接触第一半导体芯片s1的接触通路190，并且下输入/输出焊盘30b可以接触第二半导体芯片s2的接触通路190。上输入/输出焊盘30a和下输入/输出焊盘30b可以通过接触通路190连接到随后将描述的电路元件pt1至pt4中的至少一个(例如，第三电路元件pt3)。在一些实施例中，上输入/输出焊盘30a和下输入/输出焊盘30b中的每一个可以形成在保护绝缘膜102上。
99.上输入/输出焊盘30a和下输入/输出焊盘30b中的每一个可以用于将第一半导体芯片s1和第二半导体芯片s2电连接到其上布置有第一半导体芯片s1和第二半导体芯片s2的封装基板(例如，图12的2100)。
100.作为示例，可以形成连接到上输入/输出焊盘30a的上接合焊料40a和上接合引线50a。上接合焊料40a可以形成在例如第一半导体芯片s1的保护绝缘膜102上，以覆盖上输入/输出焊盘30a。上接合引线50a可以从例如上接合焊料40a延伸，并将第一半导体芯片s1电连接到其上设有第一半导体芯片s1和第二半导体芯片s2的封装基板等。
101.另外，作为示例，可以形成连接到下输入/输出焊盘30b的下接合焊料40b和下接合引线50b。下接合焊料40b可以形成在例如第二半导体芯片s2的保护绝缘膜102上，以覆盖下输入/输出焊盘30b。下接合引线50b可以从例如下接合焊料40b延伸，并将第二半导体芯片s2电连接到其上设有第一半导体芯片s1和第二半导体芯片s2的封装基板等。
102.第一布线结构10可以形成在第一衬底100的第一面100a上。例如，第一布线结构10可以覆盖层间绝缘膜140。第一布线结构10可以包括第一连接布线12和第一连接通路14。例如，覆盖位线bl的第一布线间绝缘膜104可以形成在层间绝缘膜140上。第一连接布线12和第一连接通路14形成在第一布线间绝缘膜104中并可以电连接。在一些实施例中，第一布线结构10的至少一部分可以从第一布线间绝缘膜104的表面暴露。
103.例如，第二衬底200可以包括诸如硅衬底、锗衬底或硅-锗衬底的半导体衬底。或者，第二衬底200可以包括绝缘体上硅(soi)衬底、绝缘体上锗(goi)衬底等。
104.第二衬底200可以面对第一衬底100的第一面100a。例如，第二衬底200可以包括面对第一面100a的第三面200a以及与第三面200a相对的第四面200b。在一些实施例中，第一半导体芯片s1的第二衬底200的第四面200b可以面对第二半导体芯片s2的第二衬底200的第四面200b。
105.在一些实施例中，多个电路元件pt1至pt4可以形成在第二衬底200的第三面200a上。电路元件pt1到pt4可以提供控制各存储单元的操作的外围电路(例如，图11的译码器电路1110、页面缓冲器1120、逻辑电路1130等)。
106.例如，电路元件pt1到pt4均可以包括但不限于晶体管。例如，电路元件pt1至pt4均不仅可以包括诸如晶体管的各种有源元件，而且还可以包括诸如电容器、电阻器和电感器
的各种无源元件。
107.第二布线结构20可以形成在第二衬底200的第三面200a上。例如，第二布线结构20可以覆盖电路元件pt1至pt4。第二布线结构20可以包括第二连接布线22和第二连接通路24。例如，覆盖电路元件pt1至pt4的第二布线间绝缘膜204可以形成在第二衬底200上。第二连接布线22和第二连接通路24形成在第二布线间绝缘膜204中并可以电连接。在一些实施例中，第二布线结构20的至少一部分可以从第二布线间绝缘膜204的表面暴露。
108.在一些实施例中，第一布线间绝缘膜104可以附接到第二布线间绝缘膜204。通过附接第一布线间绝缘膜104与第二布线间绝缘膜204，第一布线结构10和第二布线结构20可以彼此电连接。例如，从第一布线间绝缘膜104暴露的第一连接布线12可以与从第二布线间绝缘膜204暴露的第二连接布线22接触。第一连接布线12和第二连接布线22可以通过铜-铜接合(cu-cu接合)工艺电连接，但实施例不限于此。例如，第一连接布线12和第二连接布线22当然可以分别包括诸如铝(al)或钨(w)的其他金属材料。
109.在一些实施例中，位线bl可以连接到第二衬底200上的第一电路元件pt1。例如，位线bl可以通过第一布线结构10和第二布线结构20连接到第一电路元件pt1。第一电路元件pt1可以提供例如页面缓冲器(例如，图11的页面缓冲器1120)。
110.在一些实施例中，栅电极ecl、gsl、wl11至wl1n、wl21至wl2n和ssl可以连接到第二衬底200上的第二电路元件pt2。例如，与栅极接触182连接的第三连接布线162可以形成在第一布线间绝缘膜104内部。第三连接布线162可以通过第一布线结构10和第二布线结构20连接到第二电路元件pt2。第二电路元件pt2可以提供例如译码器电路(例如，图11的译码器电路1110)。
111.在一些实施例中，第一贯穿通路184可以连接到第二衬底200上的第三电路元件pt3。例如，第四连接布线164可以形成在第一布线间绝缘膜104内部。第四连接布线164可以通过第一布线结构10和第二布线结构20连接到第三电路元件pt3。因此，上输入/输出焊盘30a可以连接到第一半导体芯片s1的第三电路元件pt3，并且下输入/输出焊盘30b可以连接到第二半导体芯片s2的第三电路元件pt3。第三电路元件pt3可以提供例如逻辑电路(例如，图11的逻辑电路1130)。
112.衬底附接膜202可以介于第一半导体芯片s1和第二半导体芯片s2之间，以将第一半导体芯片s1和第二半导体芯片s2彼此附接。衬底附接膜202可以形成在第二衬底200的第四面200b上，以附接第一外围结构pe1和第二外围结构pe2。作为示例，衬底附接膜202可以附接第一半导体芯片s1的第二衬底200和第二半导体芯片s2的第二衬底200。
113.因此，根据一些实施例的半导体存储装置可以包括位于彼此相对的面上的上输入/输出焊盘30a和下输入/输出焊盘30b。例如，如图2a中所示，上输入/输出焊盘30a可以位于根据一些实施例的半导体存储装置上方，并且下输入/输出焊盘30b可以位于根据一些实施例的半导体存储装置下方。
114.另外，如上所述，位于彼此相对的面上的上输入/输出焊盘30a和下输入/输出焊盘30b可以用于将第一半导体芯片s1和第二半导体芯片s2电连接到其上设有第一半导体芯片s1和第二半导体芯片s2的封装基板(例如，图12的2100)。因此，可以提供自由连接到封装基板并易于设计的半导体存储装置。
115.在一些实施例中，衬底附接膜202可以包括第一附接膜202a和第二附接膜202b。第
一附接膜202a可以覆盖第一半导体芯片s1的第二衬底200的第四面200b。第二附接膜202b可以覆盖第二半导体芯片s2的第二衬底200的第四面200b。第一附接膜202a可以附接到第二附接膜202b。通过附接第一附接膜202a和第二附接膜202b，衬底附接膜202可以附接第一半导体芯片s1和第二半导体芯片s2。
116.尽管示出了第一附接膜202a与第二附接膜202b附接的界面as，但这只是示例。当然，由于第一附接膜202a附接到第二附接膜202b，可能不存在界面as。
117.第一附接膜202a和第二附接膜202b可以通过例如氧化物-氧化物接合工艺而附接。例如，第一附接膜202a和第二附接膜202b可以均包括氧化硅。然而，这只是示例，只要第一附接膜202a附接到第二附接膜202b，形成第一附接膜202a和第二附接膜202b的材料就不受限制。例如，第一附接膜202a和第二附接膜202b还可以包括氮化硅、氮氧化硅、碳氮氧化硅和它们的组合中的至少一种。
118.图5是用于说明根据一些实施例的半导体存储装置的示意性截面图。图6是用于说明图5的区域r4的放大视图。为了方便说明，将简要说明或省略以上使用图1至图4提到的那些内容的重复部分。
119.参照图5和图6，在根据一些实施例的半导体存储装置中，衬底附接膜202还可以包括第一附接焊盘210a和第二附接焊盘210b。
120.第一附接焊盘210a可以位于第一附接膜202a内部。第一附接焊盘210a可以从第一附接膜202a的表面暴露。例如，如所示出的，第一附接焊盘210a可以从第一附接膜202a的下面暴露。第一附接焊盘210a的下表面可以与第一附接膜202a的下面的表面共平面。
121.第二附接焊盘210b可以位于第二附接膜202b内部。第二附接焊盘210b可以从第二附接膜202b的表面暴露。例如，如所示出的，第二附接焊盘210b可以从第二附接膜202b的上面暴露。第二附接焊盘210b的上表面可以与第二附接膜202b的上面的表面共平面。
122.通过将第一附接膜202a附接到第二附接膜202b，第一附接焊盘210a可以附接到第二附接焊盘210b。第一附接焊盘210a和第二附接焊盘210b可以通过例如铜-铜接合(cu-cu接合)工艺而附接。例如，第一附接焊盘210a和第二附接焊盘210b可以均包括铜。然而，这只是示例，并且第一附接焊盘210a和第二附接焊盘210b当然可以分别包括诸如铝(al)或钨(w)的其他金属材料。
123.在一些实施例中，可以形成连接到第一附接焊盘210a的第三连接通路215a和连接到第二附接焊盘210b的第四连接通路215b。
124.第三连接通路215a可以穿透第一半导体芯片s1的第二衬底200。例如，如图6中所示，可以形成穿透第一半导体芯片s1的第二衬底200的第一连接通路沟槽215ta。第三连接通路215a可以填充第一连接通路沟槽215ta。在一些实施例中，第三连接通路215a可以穿透第一附接膜202a并连接到第一附接焊盘210a。例如，第三连接通路215a可以接触第一附接膜202a。
125.在一些实施例中，第三连接通路215a可以包括第二间隔物膜217a和第二导电图案219a。第二间隔物膜217a可以将第二导电图案219a与第一半导体芯片s1的第二衬底200分开。例如，第二间隔物膜217a可以沿着第一连接通路沟槽215ta的侧面的轮廓共形地延伸。第二导电图案219a可以形成在第二间隔物膜217a上并填充第一连接通路沟槽215ta。
126.第四连接通路215b可以穿透第二半导体芯片s2的第二衬底200。例如，如图6中所
示，可以形成穿透第二半导体芯片s2的第二衬底200的第二连接通路沟槽215tb。第四连接通路215b可以填充第二连接通路沟槽215tb。在一些实施例中，第四连接通路215b可以穿透第二附接膜202a并连接到第二附接焊盘210b。例如，第四连接通路215b可以接触第二附接膜202b。
127.在一些实施例中，第四连接通路215b可以包括第三间隔物膜217b和第三导电图案219b。第三间隔物膜217b可以将第三导电图案219b与第二半导体芯片s2的第二衬底200分开。例如，第三间隔物膜217a可以沿着第二连接通路沟槽215tb的侧面的轮廓共形地延伸。第三导电图案219b可以形成在第三间隔物膜217b上并填充第一连接通路沟槽215ta。
128.由于第一附接焊盘210a可以附接到第二附接焊盘210b，因此第三连接通路215a与第四连接通路215b可以电连接。因此，在一些实施例中，第一半导体芯片s1和第二半导体芯片s2可以彼此电连接。
129.图7是用于说明根据一些实施例的半导体存储装置的示意性截面图。图8是用于说明图7的区域r5的放大视图。为了方便说明，将简要说明或省略以上使用图1至图4说明的内容的重复部分。
130.参照图7和图8，在根据一些实施例的半导体存储装置中，第一半导体芯片s1和第二半导体芯片s2均还可以包括第三贯穿通路170。
131.第三贯穿通路170可以穿透模制结构ms1和ms2，并连接到接触通路190。例如，如图8中所示，可以形成在与第一衬底100的第一面100a相交的方向上延伸并穿透模制结构ms1和ms2的第二贯穿通路沟槽170t。第三贯穿通路170可以形成在第二贯穿通路沟槽170t内。
132.在一些实施例中，第三贯穿通路170可以包括第四间隔物膜172和第四导电图案174。第四间隔物膜172可以将第四导电图案174与模制结构ms1和ms2分开。例如，第四间隔物膜217a可以沿着各第二贯穿通路沟槽170t的侧面的轮廓共形地延伸。第四导电图案174形成在第四间隔物膜172上并可以填充各第二贯穿通路沟槽170t。例如，第四间隔物膜172可以围绕第四导电图案174的侧面。
133.第四间隔物膜172可以包括绝缘材料。这使第四间隔物膜172能够将第四导电图案174与模制结构ms1和ms2电绝缘。例如，第四间隔物膜172可以包括但不限于氧化硅、氮化硅、氮氧化硅和介电常数低于氧化硅的低介电常数(低k)材料中的至少一种。
134.第四导电图案174可以分别包括诸如铝(al)、铜(cu)、钨(w)、钴(co)和镍(ni)的金属材料。
135.在一些实施例中，第三贯穿通路170的宽度可以朝向第一衬底100减小。例如，第二贯穿通路沟槽170t的宽度可以均朝向第一衬底100减小。因此，第四导电图案174的宽度也可以朝向第一衬底100减小。
136.在一些实施例中，接触通路190可以连接到第三贯穿通路170。例如，如图8中所示，接触通路沟槽190t可以穿透第一衬底100并暴露第三贯穿通路170。因此，第一导电图案194可以与第四导电图案174直接接触，并且接触通路190可以电连接到第三贯穿通路170。
137.尽管图7和图8示出第三贯穿通路170与接触通路190之间的界面布置在与第一衬底100的第一面100a相同的平面上，但这只是示例。例如，第三穿通通路170与接触通路190之间的界面当然可以定位成低于第一面100a并可以定位成高于第一面100a。
138.在一些实施例中，接触通路190的宽度可以形成为比第三贯穿通路170的宽度大。
例如，如图8中所示，在第一衬底100的第一面100a上，接触通路沟槽190t的宽度w2可以大于第二贯穿通路沟槽170t的宽度w3。在这种情况下，接触通路190可以稳定地连接到第三贯穿通路170。
139.在一些实施例中，第三贯穿通路170可以连接到第二衬底200上的第四电路元件pt4。第三贯穿通路170可以连接到接触186。接触186可以形成在层间绝缘膜140内部。接触186可以连接到第五连接布线166。例如，第五连接布线166可以形成在第一布线间绝缘膜104内部。第五连接布线166可以通过第一布线结构10和第二布线结构20连接到第四电路元件pt4。因此，上输入/输出焊盘30a可以连接到第一半导体芯片s1的第四电路元件pt4，并且下输入/输出焊盘30b可以连接到第二半导体芯片s2的第四电路元件pt4。第四电路元件pt4可以提供例如逻辑电路(例如，图11的逻辑电路1130)。
140.图9是用于说明根据一些实施例的半导体存储装置的示意性截面图。为了方便说明，将简要说明或省略以上使用图1至图8说明的内容的重复部分。
141.参照图9，根据一些实施例的半导体存储装置可以包括第一半导体芯片s1、第二半导体芯片s2、第三半导体芯片s3和第四半导体芯片s4、衬底附接膜202和芯片附接膜400。第三半导体芯片s3和第四半导体芯片s4可以与第一半导体芯片s1和第二半导体芯片s2基本上相同或等同。
142.第三半导体芯片s3可以包括第三单元结构ce3和第三外围结构pe3。第四半导体芯片s4可以包括第四单元结构ce4和第四外围结构pe4。
143.第三单元结构ce3和第四单元结构ce4可以均提供包括至少一个存储块的存储单元阵列。例如，第三单元结构ce3和第四单元结构ce4可以包括以上提到的第一衬底100、模制结构ms1和ms2、层间绝缘膜140、多个沟道结构ch、位线bl、块隔离区wlc、第一贯穿通路184、接触通路190和第一布线结构10。
144.第三外围结构pe3和第四外围结构pe4可以均提供分别控制第三单元结构ce3和第四单元结构ce4的存储单元阵列的操作的外围电路。例如，第三外围结构pe3和第四外围结构pe4均可以包括以上提到的第二衬底200、多个电路元件pt1至pt4和第二布线结构20。
145.在一些实施例中，第三半导体芯片s3和第四半导体芯片s4可以是基本上相同的半导体芯片。例如，第三半导体芯片s3和第四半导体芯片s4可以是通过相同制造工艺制造的半导体芯片。
146.在一些实施例中，衬底附接膜202可以介于第三半导体芯片s3和第四半导体芯片s4之间，并将第三半导体芯片s3和第四半导体芯片s4彼此附接。衬底附接膜202可以形成在第二衬底200的第四面200b上，并将第三外围结构pe3和第四外围结构pe4彼此附接。作为示例，衬底附接膜202可以将第三半导体芯片s3的第二衬底200附接到第四半导体芯片s4的第二衬底200。
147.芯片附接膜400可以在其中未形成有衬底附接膜202的区域中将第一半导体芯片s1、第二半导体芯片s2、第三半导体芯片s3和第四半导体芯片s4彼此附接。例如，如所示出的，芯片附接膜400可以介于第二半导体芯片s2和第三半导体芯片s3之间，并附接第二半导体芯片s2和第三半导体芯片s3。
148.在一些实施例中，芯片附接膜400可以形成在第一衬底100的第二面100b上，以附接第二单元结构ce2和第三单元结构ce3。作为示例，芯片附接膜400可以附接第二半导体芯
片s2的保护绝缘膜102和第三半导体芯片s3的保护绝缘膜102。
149.芯片附接膜400可以是裸片附接膜(daf)、晶片带或其堆叠形式。然而，这只是示例，只要第一半导体芯片s1、第二半导体芯片s2、第三半导体芯片s3和第四半导体芯片s4彼此附接，构成芯片附接膜400的材料就不受限制。
150.在一些实施例中，衬底附接膜202的厚度th1可以小于芯片附接膜400的厚度th2。作为示例，芯片附接膜400的厚度th2可以为大约10μm至大约30μm，芯片附接膜202的厚度th1可以为大约1μm至大约10m。
151.响应于半导体封装件小型化的需求，正在研究能够减小堆叠半导体芯片的厚度的方法。然而，如果芯片附接膜400(例如，裸片附接膜(daf))用于各半导体芯片以附接半导体芯片，则由于裸片附接膜的厚度相对厚，堆叠的半导体芯片的厚度减小是有限的。另外，这引起半导体封装件的翘曲，这成为半导体封装件的可靠性降低的原因。
152.相比之下，根据一些实施例的半导体存储装置可以通过包括厚度相对薄的衬底附接膜202来减少芯片附接膜400的使用。具体地，如以上提到的，衬底附接膜202可以介于堆叠的半导体芯片之中的一些半导体芯片(例如，第一半导体芯片s1和第二半导体芯片s2)之间，并且可以替换衬底附接膜202。作为示例，由于衬底附接膜202可以通过氧化物-氧化物接合工艺形成，因此其可以以比芯片附接膜400的厚度相对薄的厚度形成。因此，堆叠的半导体芯片的厚度可以减小，并可以提供防止翘曲并提高可靠性的半导体存储装置。
153.图10是用于说明根据一些实施例的半导体存储装置的示意性截面图。为了方便说明，将简要说明或省略以上使用图1至图9说明的内容的重复部分。
154.参照图10，在根据一些实施例的半导体存储装置中，第三半导体芯片s3和第四半导体芯片s4可以通过芯片附接膜400附接到第一半导体芯片s1或第二半导体芯片s2。
155.作为示例，芯片附接膜400可以介于第一半导体芯片s1和第三半导体芯片s3之间，以附接第一半导体芯片s1和第三半导体芯片s3。另外，芯片附接膜400可以介于第二半导体芯片s2和第四半导体芯片s4之间，以附接第二半导体芯片s2和第四半导体芯片s4。
156.在一些实施例中，第三半导体芯片s3可以不包括外围结构。例如，第三半导体芯片s3可以包括第三单元结构ce3，并且可以不包括第三外围结构(例如，图9的第三外围结构pe3)。在一些实施例中，第三半导体芯片s3附接到第一半导体芯片s1，并且可以共享第一外围结构pe1。例如，第三单元结构ce3可以通过诸如接合引线的连接结构(未示出)电连接到第一外围结构pe1。
157.在一些实施例中，第四半导体芯片s4可以不包括外围结构。例如，第四半导体芯片s4可以包括第四单元结构ce4，并且可以不包括第四外围结构(例如，图9的第四外围结构pe4)。在一些实施例中，第四半导体芯片s4可以连接到第二半导体芯片s2，并且共享第二外围结构pe2。例如，第四单元结构ce4可以通过诸如接合引线的连接结构(未示出)电连接到第二外围结构pe2。
158.在一些实施例中，第三半导体芯片s3的第一衬底100的第一面100a可以面对芯片附接膜400。例如，芯片附接膜400形成在第三半导体芯片s3的第一布线间绝缘膜104上，并可以附接第一单元结构ce1和第三单元结构ce3。作为示例，芯片附接膜400可以附接第一半导体芯片s1的保护绝缘膜102和第三半导体芯片s3的第一布线间绝缘膜104。
159.在一些实施例中，第四半导体芯片s4的第一衬底100的第一面100a可以面对芯片
附接膜400。例如，芯片附接膜400形成在第四半导体芯片s4的第一布线间绝缘膜104上，并可以附接第一单元结构ce1和第三单元结构ce3。作为示例，芯片附接膜400可以附接第一半导体芯片s1的保护绝缘膜102和第三半导体芯片s3的第一布线间绝缘膜104。
160.在下文中，将参照图1至图17描述根据示例性实施例的包括半导体存储装置的电子系统。
161.图11是用于说明根据一些实施例的电子系统的示意性框图。图12是用于说明根据一些实施例的电子系统的示意性透视图。图13至图17是沿着图12的线i-i
′
截取的各种示意性截面图。为了方便说明，将简要说明或省略以上使用图1至图10说明的内容的重复部分。
162.参照图11，根据一些实施例的电子系统1000可以包括半导体存储装置1100和电连接到半导体存储装置1100的控制器1200。电子系统1000可以是包括单个或多个半导体存储装置1100的存储装置或包括该存储装置的电子设备。例如，电子系统1000可以是包括单个或多个半导体存储装置1100、usb(通用串行总线)、计算系统、医疗装置或通信装置的ssd设备(固态硬盘设备)。
163.半导体存储装置1100可以是非易失性存储装置(例如，nand闪存装置)，并且可以是例如以上使用图1至图10提到的半导体存储装置。半导体存储装置1100可以包括译码器电路1110、页面缓冲器1120和逻辑电路1130。
164.半导体存储装置1100可以通过与逻辑电路1130电连接的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100f的内部延伸到第二结构1100s的输入/输出连接布线1135电连接到逻辑电路1130。输入/输出焊盘1101可以是例如以上使用图1至图10说明的上输入/输出焊盘30a和下输入/输出焊盘30b中的至少一者。输入/输出连接布线1135可以是例如以上使用图1至图10提到的第一贯穿通路184或接触通路190。
165.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。在一些实施例中，电子系统1000可以包括多个半导体存储装置1100，并且在这种情况下，控制器1200可以控制多个半导体存储装置1100。
166.处理器1210可以控制包括控制器1200的整体电子系统1000的操作。处理器1210可以根据预定固件运行，并可以控制nand控制器1220访问半导体存储装置1100。nand控制器1220可以包括处理与半导体存储装置1100的通信的nand接口1221。用于控制半导体存储装置1100的控制命令、将记录在半导体存储装置1100的存储单元晶体管mct中的数据以及将从半导体存储装置1100的存储单元晶体管mct读取的数据可以通过nand接口1221发送。主机接口1230可以提供电子系统1000与外部主机之间的通信功能。在通过主机接口1230从外部主机接收到控制命令后，处理器1210可以响应于控制命令而控制半导体存储装置1100。
167.参照图12，根据一些实施例的电子系统2000可以包括主板2001、安装在主板2001上的主控制器2002、一个或更多个半导体封装件2003和dram 2004。半导体封装件2003和dram 2004可以通过在主板2001上形成的布线图案2005连接到主控制器2002。
168.主板2001可以包括连接器2006，连接器2006包括耦合到外部主机的多个引脚。连接器2006中的多个引脚的数目和布置可以根据电子系统2000与外部主机之间的通信接口而变化。在一些实施例中，电子系统2000可以根据诸如用于usb(通用串行总线)的m-phy、pci-express(外围组件互连高速)、sata(串行高级技术附件)和ufs(通用闪存存储器)的接
口中的任何一种与外部主机通信。在一些实施例中，电子系统2000可以通过从外部主机通过连接器2006供应的电力来运行。电子系统2000还可以包括pmic(电源管理集成电路)，pmic将从外部主机供应的电力分配到主控制器2002和半导体封装件2003。
169.主控制器2002可以将数据记录在半导体封装件2003中或从半导体封装件2003读取数据，并可以提高电子系统2000的运行速度。
170.dram 2004可以是用于减轻作为数据存储空间的半导体封装件2003与外部主机之间的速度差的缓冲存储器。电子系统2000中包括的dram 2004还可以作为一种高速缓冲存储器运行，并且还可以提供用于在半导体封装件2003的控制操作中临时存储数据的空间。当dram 2004被包括在电子系统2000中时，除了用于控制半导体封装件2003的nand控制器之外，主控制器2002还可以包括用于控制dram 2004的dram控制器。
171.半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b可以分别是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b均可以包括封装基板2100、位于封装基板2100上的半导体芯片2200、电连接半导体芯片2200和封装基板2100的接合引线50a和50b以及在封装基板2100上覆盖半导体芯片2200和接合引线50a和50b的模制层2500。
172.封装基板2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括以上使用图1至图10提到的模制结构ms1和ms2以及沟道结构ch。例如，半导体芯片2200可以是例如以上使用图1至10提到的第一半导体芯片s1或第二半导体芯片s2。
173.在一些实施例中，接合引线50a和50b可以是将半导体芯片2200电连接到封装上焊盘2130的接合引线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可以以接合引线方式彼此电连接，并可以电连接到封装基板2100的封装上焊盘2130。
174.在一些实施例中，主控制器2002和半导体芯片2200可以被包括在单个封装件中。在一些实施例中，主控制器2002和半导体芯片2200被安装在不同于主板2001的单独的中介层板(interposer board)上，并且主控制器2002和半导体芯片2200也可以通过形成在中介层板上的布线彼此连接。
175.参照图12和图13，在半导体封装件2003中，封装基板2100可以是印刷电路板。封装基板2100可以包括封装基板主体部2120、位于封装基板主体部2120的上表面上的封装上焊盘2130、位于封装基板主体部2120的下面上或通过下面暴露的下焊盘2125以及在封装基板主体部2120内部电连接封装上焊盘2130和下焊盘2125的内部布线2135。封装上焊盘2130可以电连接到接合引线50a和50b。下焊盘2125可以通过导电连接件2800连接到电子系统2000的主板2010的布线图案2005，如图12中所示。
176.半导体芯片s1、s2、s3和s4均可以包括单元结构ce1、ce2、ce3和ce4以及外围结构pe1、pe2、pe3和pe4。单元结构ce1、ce2、ce3和ce4可以包括例如以上使用图1至图10提到的第一衬底100。另外，如所示出的，单元结构ce1、ce2、ce3和ce4可以包括模制结构ms1和ms2、沟道结构ch、位线bl、块隔离区wlc、第一贯穿通路184和接触通路190。外围结构pe1、pe2、pe3和pe4可以包括例如以上使用图1至图10提到的第二衬底200。
177.在一些实施例中，半导体芯片s1、s2、s3和s4均可以包括以晶片接合方式接合的单
元结构ce1、ce2、ce3和ce4以及外围结构pe1、pe2、pe3和pe4。例如，单元结构ce1、ce2、ce3和ce4与外围结构pe1、pe2、pe3和pe4可以通过铜-铜接合(cu到cu接合)工艺连接。
178.在一些实施例中，芯片附接膜400可以将半导体芯片s1、s2、s3和s4附接到封装基板2100上。作为示例，芯片附接膜400可以将第四半导体芯片s4附接到封装基板2100上。
179.在一些实施例中，芯片附接膜400可以形成在第一衬底100的第二面100b上，以附接第二单元结构ce2和第三单元结构ce3。作为示例，芯片附接膜400可以附接第二单元结构ce2和第三单元结构ce3。
180.在一些实施例中，第二半导体芯片s2在第三半导体芯片s3上形成外伸区域，并可以堆叠在第三半导体芯片s3上。例如，堆叠的第二半导体芯片s2和第三半导体芯片s3可以呈台阶的形式。例如，第二半导体芯片s2可以暴露第三半导体芯片s3的一部分，并且暴露的第三半导体芯片s3的部分可以具有从第二半导体芯片s2的一个面突出的形状。
181.半导体芯片s1、s2、s3和s4可以通过接合引线50a和50b彼此电连接，并可以电连接到封装基板2100的封装上焊盘2130。例如，半导体芯片s1、s2、s3和s4均可以通过上接合引线50a或下接合引线50b彼此电连接，或可以电连接到封装基板2100的封装上焊盘2130。
182.作为示例，第一半导体芯片s1和第三半导体芯片s3可以通过与上输入/输出焊盘30a连接的上接合焊料40a和上接合引线50a连接到封装上焊盘2130。作为示例，第二半导体芯片s2和第四半导体芯片s4可以通过与下输入/输出焊盘30b连接的下接合焊料40b和下接合引线50b连接到封装上焊盘2130。
183.参照图12、图14和图15，在根据一些实施例的电子系统2000中，半导体芯片s1、s2、s3和s4均形成外伸区域，并可以堆叠。
184.作为示例，如图14中所示，半导体芯片s1、s2、s3和s4可以以台阶的形式堆叠。作为另一示例，如图15中所示，半导体芯片s1、s2、s3和s4可以以z字形形式堆叠。
185.尽管图14和图15示出了第一半导体芯片s1和第三半导体芯片s3通过上输入/输出焊盘30a连接到封装上焊盘2130，并且第二半导体芯片s2和第四半导体芯片s4通过下输入/输出焊盘30b连接到封装上焊盘2130，但这些只是示例。
186.参照图12、图16和图17，在根据一些实施例的电子系统2000中，第三半导体芯片s3和第四半导体芯片s4可以通过芯片附接膜400附接到第一半导体芯片s1或第二半导体芯片s2。
187.作为示例，芯片附接膜400介于第一半导体芯片s1和第三半导体芯片s3之间，并可以附接第一半导体芯片s1和第三半导体芯片s3。另外，芯片附接膜400介于第二半导体芯片s2和第四半导体芯片s4之间，并可以附接第二半导体芯片s2和第四半导体芯片s4。
188.在一些实施例中，第二半导体芯片s2可以在第四半导体芯片s4上形成外伸区域，并可以堆叠在第四半导体芯片s4上。例如，堆叠的第二半导体芯片s2和第四半导体芯片s4可以呈台阶的形式。
189.在一些实施例中，第三半导体芯片s3可以在第一半导体芯片s1上形成外伸区域，并可以堆叠在第一半导体芯片s1上。例如，堆叠的第三半导体芯片s3和第一半导体芯片s1可以呈台阶的形式。
190.尽管图16和图17示出了第一半导体芯片s1、第三半导体芯片s3和第四半导体芯片s4通过上输入/输出焊盘30a连接到封装上焊盘2130，并且第二半导体芯片s2通过下输入/
输出焊盘30b连接到封装上焊盘2130，但这些只是示例。
191.在结束详细描述时，本领域的技术人员将理解，在基本上不脱离本发明构思的原理的情况下，可以对优选实施例进行许多变形和修改。因此，所公开的本发明的优选实施例只是以一般描述性的含义使用的，并非是出于限制目的。