内嵌有非易失性晶体管的静态随机存取存储器（SRAM）基元的制作方法

内嵌有非易失性晶体管的静态随机存取存储器(sram)基元
技术领域
1.本公开涉及嵌入存储器基元中的非易失性晶体管，更具体地涉及用于嵌入静态随机存取存储器(sram)基元中的非易失性晶体管的电路和方法以及操作方法。


背景技术：

2.存储器器件被用作计算机或其他电子设备中的内部存储区域。用于在计算机中存储数据的一种特定类型的存储器是随机存取存储器(ram)。ram通常用作计算系统中的主要片上以及片外存储单元，并且通常是易失性的，因为一旦电源关断，ram中存储的所有数据都会丢失。
3.静态随机存取存储器(sram)是ram的一个例子。sram具有无需刷新即可保持数据的优点。典型的sram器件包括由个体sram基元的阵列。每个sram基元都能够存储表示逻辑数据位(例如，“0”或“1”)的二值电压值。
4.基于电荷陷阱晶体管(ctt)的存储阵列通常是具有大开销区域的独立阵列。例如，应用同时需要高速sram和ctt非易失性存储单独阵列的优势，这会导致高的单独外围成本。


技术实现要素：

5.在本公开的一方面，一种结构包括：锁存(latch)电路；第一非易失性场效应晶体管(fet)，其连接到所述锁存电路的第一侧和位线；以及第二非易失性场效应晶体管(fet)，其连接到所述锁存电路的第二侧和互补位线。
6.在本公开的另一方面，一种电路包括：锁存电路，其包括与第一nmos晶体管串联的第一pmos晶体管和与第二nmos晶体管串联的第二pmos晶体管；第一非易失性晶体管，其连接到与所述第一nmos晶体管串联的所述第一pmos晶体管；第二非易失性晶体管，其连接到与所述第二nmos晶体管串联的所述第二pmos晶体管；以及字线，其连接到所述第一非易失性晶体管和所述第二非易失性晶体管。
7.在本公开的另一方面，一种方法包括：通过改变存储器位基元电路的至少一个非易失性场效应晶体管(fet)的阈值电压，将数据写入所述至少一个非易失性fet中；以及通过使用所述至少一个非易失性fet的差分感测，读取所述存储器位基元电路的所述至少一个非易失性fet中的所述数据。
附图说明
8.在下面的详细描述中，借助本公开的示例性实施例的非限制性示例，参考所提到的多个附图来描述本公开。
9.图1示出了根据本公开的一些方面的嵌入静态随机存取存储器(sram)基元中的电荷陷阱晶体管(ctt)电路。
10.图2示出了根据本公开的一些方面的每sram基元两位数据电路。
11.图3a示出了根据本公开的一些方面的向每sram两位数据电路的ctt电路中的写入
操作的第一步骤。
12.图3b示出了根据本公开的一些方面的向每sram两位数据电路的ctt电路中的写入操作的第二步骤。
13.图4a示出了根据本公开的一些方面的从每sram两位数据电路的ctt电路的读取操作。
14.图4b示出了根据本公开的一些方面的从每sram两位数据电路的ctt电路的读取操作的图表。
15.图5a示出了根据本公开的一些方面的从sram基元的读取操作。
16.图5b示出了根据本公开的一些方面的从sram基元的读取操作的图。
17.图6示出了根据本公开的一些方面的向sram基元中的写入操作。
18.图7示出了根据本公开的另一方面的嵌入sram基元中的非易失性存储器电路。
具体实施方式
19.本公开涉及一种嵌入存储器基元中的非易失性晶体管，更具体地涉及嵌入静态随机存取存储器(sram)基元中的非易失性晶体管的电路及操作方法。更具体地，本公开包括具有电荷陷阱晶体管(ctt)器件的sram基元。本领域普通技术人员应当理解，非易失性晶体管可用于任何非易失性晶体管技术(即，铁电场效应晶体管(fet)、磁电晶体管等)。有利地，除本文描述的其他优点之外，本文描述的非易失性晶体管在sram阵列中提供减少的面积开销和增加的容量(例如，sram阵列可以用作神经网络的网络权重的查找表或存储)。
20.在已知电路中，sram基元具有快速的性能，但在断电时不能存储数据；而电荷陷阱晶体管(ctt)具有慢速的性能，但可以在断电时存储数据。在已知电路中，ctt电路是独立的并且由于双重外围电路和专用ctt阵列而需要更大的面积开销。然而，已知电路不具有与sram基元组合的ctt电路。进一步地，在本公开中，在sram基元中加入ctt有助于在ctt和sram基元中存储的数据之间进行近存储器计算，并提高存储器密度。
21.为了克服这些和其他问题并借助具体示例，本公开包括一种结构，该结构具有存储器电路，存储器电路包括连接到被被配置为执行读取操作和/或写入操作的至少两个非易失性场效应晶体管(fet)的锁存电路。本公开还包括一种电路，该电路包括具有多个场效应晶体管(fet)的锁存电路，以及连接到锁存电路并被配置为执行读取操作和/或写入操作的至少两个电荷陷阱晶体管(ctt)。本公开还包括一种通过改变存储器位基元电路的至少一个非易失性场效应晶体管(fet)的阈值电压在至少一个fet中写入数据的方法，以及一种用于使用存储器位基元电路的至少一个非易失性fet的差分感测在至少一个非易失性fet中读取数据的方法。
22.图1示出了根据本公开的一些方面的嵌入静态随机存取存储器(sram)基元中的电荷陷阱晶体管(ctt)电路。在图1中，ctt电路20、30嵌入sram基元10中。在该实施例中，ctt电路20、30代替存取晶体管。sram基元10包括连接到位线bl的ctt电路20、pmos晶体管40和nmos晶体管60。sram基元10还包括连接到互补位线blb的ctt电路30、pmos晶体管50和nmos晶体管70。在sram基元10中，pmos晶体管40、50和nmos晶体管60、70形成用于存储位的锁存电路。特别地，sram基元10使用ctt电路20、30来使用写入操作在存储节点a和b处存储“0”或“1”。此外，在读取操作中，使用ctt电路20、30读取存储节点a和b。
23.图2示出了根据本公开的一些方面的每sram基元两位数据电路。更具体地，在图2中，示出了sram基元10、80、150和220，每个基元具有相似的结构。例如，类似于图1所示的sram基元10的结构。sram基元80具有ctt电路90、100；pmos晶体管110、120；和nmos晶体管130、140。sram基元10和80具有ctt电路20、30、90和100，这些ctt电路各自具有连接到字线wl1的栅极。类似地，sram基元150具有ctt电路160、170；pmos晶体管180、190；和nmos晶体管200、210。sram基元220具有ctt电路230、240；pmos晶体管250、260；和nmos晶体管270、280。sram基元150和220具有ctt电路160、170、230和240，这些ctt电路具有连接到字线wl2的栅极。在实施例中，位线bl-0连接到ctt电路20和160，位线blb-0连接到ctt电路30和170，位线bl-1连接到ctt电路90和230，并且位线blb-1连接到ctt电路100和240。
24.在图2的sram基元10的操作中，ctt电路20和30的阈值电压(即，vt)对称地升高，由vt+δ表示。这允许sram基元10中的ctt数据存储“1”。在本公开的非限制性示例中，增量(delta)(即，δ)可以是约250毫伏。此外，在图2的sram基元80的操作中，ctt电路90、100的阈值电压(即，vt)没有升高，由vt+0表示。这导致sram基元20中的ctt数据存储“0”。
25.图3a示出了根据本公开的一些方面的向每sram两位数据电路的ctt电路中的写入操作的第一步骤。图3a包括sram基元10、80、150和220(类似于图2)。在操作中，位线bl-0和blb-0被设置为地(即gnd)并且位线bl-1和blb-1被预充电。在图3a的写入操作的第一步骤中，字线wl1在大于电源vdd的电压值的电压值(即，vdd+)下接通而字线wl2关断。此外，在图3a的写入操作的第一步骤中，sram基元10接收升高的vdd并且ctt电路30的阈值电压(即，vt)被升高到预定增量(例如，250毫伏)以在ctt电路30中存储“1”。在图3a的写入操作的第一步骤中，由于sram基元80没有升高的vdd，因此ctt电路100的阈值电压(即，vt)不升高。请注意，为了写入ctt 30，位基元10被预编程为0和1，如图3a所示。
26.图3b示出了根据本公开的一些方面的向每sram两位数据电路的ctt电路中的写入操作的第二步骤。在操作中，位线bl-0和blb-0被设置为地(即gnd)并且位线bl-1和blb-1被预充电。在图3b的写入操作的第二步骤中，字线wl1在大于电源vdd的电压值的电压值(即，vdd+)下接通而字线wl2关断。此外，在图3b的写入操作的第二步骤中，sram基元10接收升压的vdd并且ctt电路20的阈值电压(即，vt)被升高到预定增量(例如，250毫伏)以在ctt电路20中存储“1”。当ctt电路30已使其阈值电压(即，vt)从写入操作的第一步骤升高时，ctt电路30存储“0”。在图3a的写入操作的第二步骤中，由于sram基元80没有升高的vdd，因此ctt电路90的阈值电压(即，vt)不升高。请注意，为了写入ctt 20，位基元10被预编程为1和0，如图3a所示。
27.图4a示出了根据本公开的一些方面的从每sram两位数据电路的ctt电路的读取操作。图4a包括sram基元10、80、150和220(类似于图2)。ctt电路10、80的读取操作使用大信号感测。特别地，位线bl-0、blb-0、bl-1和blb-1针对读取操作模式被预充电。例如，位线bl-0被预充电为高，位线blb-0通过存储节点b放电。此外，位线blb-1被预充电为高，位线blb-1通过存储节点d放电。然后发生读取操作并将启用对应的sram基元(即sram基元10、80、150或220)的感测放大器以感测位线(例如，bl-0或bl-1)和对应的互补位线(例如，blb-0或blb-1)之间的差异。然后可以在读取操作期间读取ctt电路(例如，ctt电路10或ctt 100)的ctt数据。
28.图4b示出了作为电压(y轴)和时间(x轴)的函数的位线bl-0和blb-1的图表290。图
4b还示出了作为电压(y轴)和时间(x轴)的函数的位线bl-1和blb-1的图表300。在图表290中，位线bl-0保持在恒定电压并且互补位线blb-0被放电。在图表300中，位线blb-1保持在恒定电压并且互补位线blb-1被放电。进一步地，图4a中ctt数据的读取可以通过查看互补位线blb-0和互补位线blb-1之间的放电速率差异或通过绝对放电速率来执行。
29.在图4b中，当查看互补位线blb-0和互补位线blb-1之间的放电速率差异时，可使用差分感测放大器来执行电流感测操作或单端感测。当执行单端感测时，与图表300中的互补位线blb-1的放电速率相比，反相器可以检测到图表290中的互补位线blb-0的放电速率较慢。由于与图表300中的blb-1相比图表290中的互补位线blb-0的放电速率较慢，因此将从ctt电路20的ctt数据中读取“1”。由于与blb-0相比互补位线blb-1的放电速率较快，因此将从ctt电路90的ctt数据中读取“0”。
30.图5a示出了根据本公开的一些方面的从sram基元的读取操作。图5a包括sram基元10、80、150和220(类似于图2)。图5a中的读取操作将基于sram的差分感测和可以感测sram数据的延迟的感测放大器触发(trigger)一起使用。
31.在图5a中，字线wl1接通而字线wl2关断。位线bl-0、blb-0、bl-1和blb-1针对读取操作模式被预充电。例如，位线bl-0被预充电为高并且位线blb-0通过存储节点b被放电。此外，位线blb-1被预充电为高并且位线blb-1通过存储节点d被放电。在实施例中，延迟开销应该是最小的，例如小于1纳秒。
32.图5b示出了作为电压(y轴)和时间(x轴)的函数的位线bl-0和blb-1的图表310。图5b还示出了作为电压(y轴)和时间(x轴)的函数的位线bl-1和blb-1的图表320。在图5b中，当查看互补位线blb-0和互补位线blb-1之间的放电速率差异时，基于sram的差分感测可以检测到与图表320中的互补位线blb-1的放电速率相比，图表310中的互补位线blb-0的放电速率较慢。由于图表310中的互补位线blb-0的放电速率慢于图表320中的blb-1的放电速率，因此将从sram基元10的sram数据中读取“1”。由于与blb-0相比，互补位线blb-1具有较快的放电速率，因此将从sram基元80的sram数据中读取“0”。在本公开中，sram位的读取操作是典型的读取操作，其中bl和blb都被预充电至vdd。基于存储在位基元的存储节点中的数据，bl或blb中的一者将放电，而另一者将保持在vdd。然后可以使用差分感测放大器感测bl和blb之间的差异。用于感测的感测放大器激活时间将由具有存储“1”的ctt元件的位基元确定，导致慢放电速率。此外，将使用预定的电压分压(例如100mv)来设计感测放大器激活控制电路。
33.图6示出了根据本公开的一些方面的向sram基元中的写入操作。图6包括sram基元10、80、150和220(类似于图2)。在向图6的sram基元中的写入操作中，字线wl1接通而字线wl2关断。此外，在图6的写入操作中，即使使用已知的字线升压写入辅助技术，借助阈值电压加增量(vt+δ)存取晶体管，也可以写入sram基元10、80、150和220中的每一者。
34.图7示出了根据本公开的另外一些方面的嵌入静态随机存取存储器(sram)基元中的非易失性存储器(nvm)电路。图7具有sram基元10'、80'、150'和220'，它们类似于图2所示的sram基元，但ctt器件被另外的非易失性存储器(nvm)器件(例如，铁电场效应晶体管、磁电晶体管等)代替。更具体地，图7中的sram基元10'、80'、150'和220'类似于图2的sram基元10、80、150和220，但每个ctt器件被相应的非易失性存储器(nvm)器件代替，即，用于sram基元10'的nvm器件330、340，用于sram基元80'的nvm器件350、360，用于sram基元150'的nvm器
件370、380，以及用于sram基元220'的nvm器件390、400。
35.在图7的sram基元10'的操作中，另外的nvm器件330、340的阈值电压(即，vt)被对称地升高，由vt+δ表示。这允许sram基元10'中的ctt数据存储“1”。在本公开的非限制性示例中，增量(即，δ)可以是约250毫伏。此外，在图7的sram基元80'的操作中，另外的nvm器件350、360的阈值电压(即，vt)被对称地降低，由vt-δ表示。这导致sram基元20中的ctt数据存储“0”。
36.此外，通过使电流在另一方向上通过来改变极化，降低了另外的nvm器件350、360的阈值电压(即，vt)。换言之，使电流从另外的nvm器件350、360流向对应的sram存储节点c、d。该降低的阈值电压(即，vt)将加剧另外的nvm器件330、340的阈值电压(即，vt+δ)和另外的nvm器件350、360的阈值电压(即，vt-δ)之间的差分来执行如上所述的读取和写入操作。在图7的替代实施例中，铁电场效应晶体管、磁电晶体管和另外的nvm器件330、340、350、360、370、380和390用于降低电压阈值(即vt-δ)，因为图2的ctt电路20、30、90、100、160、170、230和240不能改变电流方向和降低电压阈值(即vt
–
δ)。
37.本公开的嵌入静态随机存取存储器(sram)基元中的非易失性晶体管的电路和方法可以使用多种不同的工具，以多种方式来制造。然而，一般而言，这些方法和工具用于形成尺寸为微米和纳米级的结构。用于制造本公开的嵌入静态随机存取存储器(sram)基元中的非易失性晶体管的电路和方法的方法学(即，技术)已经从集成电路(ic)技术中采用。例如，这些结构被构建在晶片上，并且通过在晶片顶部执行光刻工艺而图案化的材料膜实现。特别地，用于嵌入静态随机存取存储器(sram)基元中的非易失性晶体管的电路和方法的制造使用三个基本构建块：(i)在衬底上沉积材料薄膜，(ii)通过光刻成像在膜顶部上施加图案化的掩模，以及(iii)对掩模选择性地蚀刻膜。
38.上述方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)，作为裸芯或以封装形式分发。在后一种情况下，芯片以单芯片封装(例如塑料载体，其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体，其具有表面互连和/或掩埋互连)的形式被安装。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。此外，本公开的用于存储器内逻辑计算的电路和方法在用于机器学习和人工智能的高吞吐量处理器中可以具有广泛的应用。
39.本公开的各种实施例的描述已经出于说明的目的给出，但并非旨在是穷举的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的选择旨在最好地解释各实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能够理解本文公开的实施例。