存储芯片的测试方法及设备与流程

本申请实施例涉及半导体，尤其涉及一种存储芯片的测试方法及设备。

背景技术：

1、动态随机存取存储器(dynamic random access memory，简称dram)是一种常见的存储芯片，已被广泛地应用到各种电子设备中。

2、dram由多个存储单元组成，每个存储单元通常包括电容结构和晶体管，晶体管的栅极与字线(word line，简称wl)相连、漏极与位线(bit line，简称bl)相连、源极与上述电容结构相连；wl上的电压信号能够控制上述晶体管的打开或关闭，进而通过bl读取存储在上述电容结构中的数据信号，或者通过bl将数据信号写入到上述电容结构中进行存储。

3、在现代集成电路制造工艺中，器件缺陷造成的损失代价极为高昂，因此，亟需提供一种测试方法来测试存储芯片是否存在失效的存储单元，以便于提升存储芯片的良率。

技术实现思路

1、本申请实施例提供一种存储芯片的测试方法及设备，可以准确检测出存储芯片是否存在失效的存储单元，进而提升存储芯片的良率。

2、在一些实施例中，提供了一种存储芯片的测试方法，该方法包括：

3、在待测存储芯片的存储单元中写入测试数据；

4、从所述存储单元中读取存储数据；

5、根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果；

6、其中，所述待测存储芯片当前的位线预充电电压小于所述待测存储芯片的标准位线预充电电压，和/或，所述待测存储芯片当前的感测延迟时间小于所述待测存储芯片的标准感测延迟时间。

7、在一种可行的实施方式中，所述待测存储芯片当前的写入时序参数小于所述待测存储芯片的标准写入时序参数，和/或，所述待测存储芯片当前的读取时序参数小于所述待测存储芯片的标准读取时序参数。

8、在一种可行的实施方式中，所述写入时序参数为所述待测存储芯片的写入恢复时间；所述读取时序参数为所述待测存储芯片的行预充电有效周期。

9、在一种可行的实施方式中，所述待测存储芯片包括多列存储单元，每一列存储单元采用一个或者多个检测周期；

10、所述在待测存储芯片的存储单元中写入测试数据，包括：

11、在处于同一个检测周期内的存储单元中写入测试数据；

12、所述从所述存储单元中读取存储数据，包括：

13、从处于同一个检测周期内的存储单元中读取存储数据。

14、在一种可行的实施方式中，所述待测存储芯片的各列存储单元按照遍历的形式进行测试；其中，所述遍历的方向为x轴方向。

15、在一种可行的实施方式中，所述待测存储芯片包括多行存储单元，每一行存储单元采用一个或者多个检测周期；

16、所述在待测存储芯片的存储单元中写入测试数据，包括：

17、在处于同一个检测周期内的存储单元中写入测试数据；

18、所述从所述存储单元中读取存储数据，包括：

19、从处于同一个检测周期内的存储单元中读取存储数据。

20、在一种可行的实施方式中，所述待测存储芯片的各行存储单元按照遍历的形式进行测试；其中，所述遍历的方向为y轴方向。

21、在一种可行的实施方式中，所述测试数据为具有相等数据位的多个二进制序列，且每个所述二进制序列具有不同的数据拓扑。

22、在一种可行的实施方式中，还包括：

23、按照以下方式确定所述测试数据：

24、以所述测试数据中的任意一个或多个数据位为转换位，对所述测试数据进行遍历访问，并将遍历访问到的转换位的数据进行翻转，直至遍历完所述测试数据中的每个二进制序列。

25、在一种可行的实施方式中，各行所述存储单元或者各列所述存储单元的位数大于所述测试数据的位数。

26、在一种可行的实施方式中，各行所述存储单元或者各列所述存储单元的位数为所述测试数据的位数的整数倍。

27、在一种可行的实施方式中，所述测试数据包括多个二进制序列，且每个所述二进制序列中有且只有一个数据位为0。

28、在一种可行的实施方式中，所述根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果，包括：

29、对比所述测试数据与所述存储数据，并根据对比结果确定所述待测存储芯片的存储单元是否发生读写错误；其中，若所述待测存储芯片的存储单元发生读写错误，则根据所述对比结果确定发生读写错误的位数；

30、根据所述待测存储芯片的存储单元是否发生读写错误的确定结果，生成所述待测存储芯片的测试结果。

31、在一种可行的实施方式中，所述在待测存储芯片的存储单元中写入测试数据之前，还包括：

32、将所述待测存储芯片的每个存储单元写入数据1。

33、在一种可行的实施方式中，所述根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果之后，还包括：

34、将所述待测存储芯片的每个存储单元回存1。

35、在一些实施例中，提供了一种存储芯片的测试装置，该装置包括：

36、写入模块，用于在待测存储芯片的存储单元中写入测试数据；

37、读取模块，用于从所述存储单元中读取存储数据；

38、处理模块，用于根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果；

39、其中，所述待测存储芯片当前的位线预充电电压小于所述待测存储芯片的标准位线预充电电压，和/或，所述待测存储芯片当前的感测延迟时间小于所述待测存储芯片的标准感测延迟时间。

40、在一些实施例中，提供了一种电子设备，包括：至少一个处理器和存储器；

41、所述存储器存储计算机执行指令；

42、所述至少一个处理器执行所述存储器存储的计算机执行指令，使得所述至少一个处理器执行如上述实施例中提供的存储芯片的测试方法。

43、在一些实施例中，提供了一种计算机可读存储介质，该计算机可读存储介质中存储有计算机执行指令，当处理器执行所述计算机执行指令时，实现如上述实施例中提供的存储芯片的测试方法。

44、本申请实施例中所提供的存储芯片的测试方法及设备，可以实现：在待测存储芯片的存储单元中写入测试数据；从存储单元中读取存储数据；根据测试数据与所述存储数据，生成待测存储芯片的测试结果。其中，由于待测存储芯片当前的位线预充电电压小于待测存储芯片的标准位线预充电电压，和/或，待测存储芯片当前的感测延迟时间小于待测存储芯片的标准感测延迟时间，即将存储芯片处于较差的工作环境下，因此可以使存储芯片中存在的失效存储单元更容易暴露，从而准确检测出存储芯片是否存在失效的存储单元，进而提升存储芯片的良率。

技术特征：

1.一种存储芯片的测试方法，其特征在于，所述方法包括：

2.根据权利要求1所述的方法，其特征在于，所述待测存储芯片当前的写入时序参数小于所述待测存储芯片的标准写入时序参数，和/或，所述待测存储芯片当前的读取时序参数小于所述待测存储芯片的标准读取时序参数。

3.根据权利要求2所述的方法，其特征在于，所述写入时序参数为所述待测存储芯片的写入恢复时间；所述读取时序参数为所述待测存储芯片的行预充电有效周期。

4.根据权利要求1所述的方法，其特征在于，所述待测存储芯片包括多列存储单元，每一列存储单元采用一个或者多个检测周期；

5.根据权利要求4所述的方法，其特征在于，所述待测存储芯片的各列存储单元按照遍历的形式进行测试；其中，所述遍历的方向为x轴方向。

6.根据权利要求1所述的方法，其特征在于，所述待测存储芯片包括多行存储单元，每一行存储单元采用一个或者多个检测周期；

7.根据权利要求6所述的方法，其特征在于，所述待测存储芯片的各行存储单元按照遍历的形式进行测试；其中，所述遍历的方向为y轴方向。

8.根据权利要求1所述的方法，其特征在于，所述测试数据为具有相等数据位的多个二进制序列，且每个所述二进制序列具有不同的数据拓扑。

9.根据权利要求8所述的方法，其特征在于，还包括：

10.根据权利要求8所述的方法，其特征在于，各行所述存储单元或者各列所述存储单元的位数大于所述测试数据的位数。

11.根据权利要求8所述的方法，其特征在于，各行所述存储单元或者各列所述存储单元的位数为所述测试数据的位数的整数倍。

12.根据权利要求1所述的方法，其特征在于，所述测试数据包括多个二进制序列，且每个所述二进制序列中有且只有一个数据位为0。

13.根据权利要求1所述的方法，其特征在于，所述根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果，包括：

14.根据权利要求1所述的方法，其特征在于，所述在待测存储芯片的存储单元中写入测试数据之前，还包括：

15.根据权利要求1所述的方法，其特征在于，所述根据所述测试数据与所述存储数据，生成所述待测存储芯片的测试结果之后，还包括：

16.一种存储芯片的测试装置，其特征在于，所述装置包括：

17.一种电子设备，其特征在于，包括：至少一个处理器和存储器；

18.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机执行指令，当处理器执行所述计算机执行指令时，实现如权利要求1至15任一项所述的存储芯片的测试方法。

技术总结
本申请实施例提供一种存储芯片的测试方法及设备，包括：在待测存储芯片的存储单元中写入测试数据；从存储单元中读取存储数据；根据测试数据与存储数据，生成待测存储芯片的测试结果；其中，待测存储芯片当前的位线预充电电压小于待测存储芯片的标准位线预充电电压，和/或，待测存储芯片当前的感测延迟时间小于待测存储芯片的标准感测延迟时间。本申请实施例提供的存储芯片的测试方法及设备，可以准确检测出存储芯片是否存在失效的存储单元，进而提升存储芯片的良率。

技术研发人员：刘东
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：
技术公布日：2024/1/13