存储器件、存储器系统以及存储器件的编程操作方法与流程

1.本技术涉及半导体技术领域。具体地，本技术涉及一种存储器件、存储器系统以及存储器件的编程操作方法。


背景技术：

2.近来，具有垂直堆叠的存储单元的存储器件被广泛使用于电子设备中，可通过增加存储单元的堆叠层数来增加存储容量。具有不断增长的堆叠层数的存储器件可发展为包括多个层级(deck)。对于存储器件的一些操作，层级的增加使得沟道电流不断减小，通常可在多个层级之间设置富含电子的导电插塞，导电插塞可将各层级的沟道电连接，从而能够通过补偿电荷来改善沟道电流减小问题。
3.应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景，然而，这些内容并不一定属于在本技术的申请日之前本领域技术人员已知或理解的内容。


技术实现要素：

4.本技术的一方面提供一种存储器件的编程操作方法，所述存储器件包括：多个存储串，每个所述存储串包括被划分为多个层级的子存储串，每个所述子存储串包括多个存储单元、源极选择栅极晶体管(ssg晶体管)、以及漏极选择栅极晶体管(dsg晶体管)，所述方法包括：在预充电阶段，对位于所述多个层级中的第一层级的dsg晶体管、存储单元、以及ssg晶体管施加导通电压；在施加所述导通电压之后，经由每个所述存储串的两端施加预充电电压；以及在编程阶段，在对待编程的存储串包括的dsg晶体管施加漏极选择电压的同时，将其余存储串包括的dsg晶体管关断。
5.在本技术的一个实施方式中，其中，在所述导通电压的电平爬升至峰值电平之后，施加所述预充电电压。
6.在本技术的一个实施方式中，其中，在所述导通电压的电平爬升至峰值电平之后，将位于所述第一层级的所述dsg晶体管、所述存储单元以及所述ssg晶体管设置为浮置状态。
7.在本技术的一个实施方式中，其中，在施加所述导通电压的同时，对位于所述多个层级中的第二层级的所述dsg晶体管、所述存储单元、以及所述ssg晶体管施加接地电压。
8.在本技术的一个实施方式中，所述方法还包括：在所述编程阶段，对位于所述多个层级中的第二层级的待编程的存储单元施加编程电压，并且对其余存储单元施加第一通过电压。
9.在本技术的一个实施方式中，所述方法还包括：在所述编程阶段，对位于所述多个层级中的第二层级的所述ssg晶体管施加接地电压，并且对所述第一层级中的所述ssg晶体管施加第二通过电压。
10.在本技术的一个实施方式中，所述方法还包括：在所述编程阶段，向所述待编程的存储串的两端施加接地电压，并且向所述其余存储串的两端施加漏极电压。
11.本技术的另一方面提供一种存储器件，包括：多个存储串，每个所述存储串包括被划分为多个层级的子存储串，每个所述子存储串包括多个存储单元、源极选择栅极(ssg)晶体管、以及漏极选择栅极(dsg)晶体管；以及外围电路，耦合至所述存储串，并配置为：在预充电阶段，对位于所述多个层级中的第一层级的dsg晶体管、存储单元、以及ssg晶体管施加导通电压；在施加所述导通电压之后，经由每个存储串的两端施加预充电电压；以及在编程阶段，在对待编程的存储串包括的所述dsg晶体管施加漏极选择电压的同时，将其余存储串包括的所述dsg晶体管关断。
12.在本技术的一个实施方式中，所述存储器件还包括：堆叠层，包括位于各个层级的子堆叠层，所述子堆叠层包括交替堆叠的栅极层和介质层，所述子存储串穿过对应层级的子堆叠层；导电插塞，位于各个子堆叠层之间并将同一存储串包括的各个子存储串电连接；顶部选择栅切线，穿过各个层级中的所述dsg晶体管对应的栅极层，并且位于相邻的子存储串之间。
13.在本技术的一个实施方式中，所述外围电路还配置为：在所述导通电压的电平爬升至峰值电平之后，施加所述预充电电压。
14.在本技术的一个实施方式中，所述外围电路还配置为：在所述导通电压的电平爬升至峰值电平之后，将位于所述第一层级的所述dsg晶体管、所述存储单元以及所述ssg晶体设置为浮置状态。
15.在本技术的一个实施方式中，所述外围电路还配置为：在施加所述导通电压的同时，对位于所述多个层级中的第二层级的所述dsg晶体管、所述存储单元、以及所述ssg晶体管施加接地电压。
16.在本技术的一个实施方式中，所述外围电路还配置为：在所述编程阶段，对位于所述多个层级中的第二层级的待编程的存储单元施加编程电压，并且对其余存储单元施加第一通过电压。
17.在本技术的一个实施方式中，所述外围电路还配置为：在所述编程阶段，对位于所述多个层级中的第二层级的所述ssg晶体管施加接地电压，并且对位于所述第一层级的所述ssg晶体管施加第二通过电压。
18.在本技术的一个实施方式中，所述外围电路还配置为：在所述编程阶段，向所述待编程的存储串的两端施加接地电压，并且向所述其余存储串的两端施加漏极电压。
19.本技术的再一方面提供一种存储器系统，包括：存储器件，配置为存储数据，并包括：多个存储串，每个所述存储串包括被划分为多个层级的子存储串，每个所述子存储串包括多个存储单元、源极选择栅极(ssg)晶体管、以及漏极选择栅极(dsg)晶体管；以及外围电路，耦合至所述存储串，并配置为：在预充电阶段，对位于所述多个层级中的第一层级的dsg晶体管、存储单元、以及ssg晶体管施加导通电压；在施加所述导通电压之后，经由每个所述存储串的两端施加预充电电压；以及在编程阶段，在对待编程的存储串包括的所述dsg晶体管施加漏极选择电压的同时，将其余存储串包括的所述dsg晶体管关断；以及存储器控制器，耦合到所述存储器件并且被配置为控制所述存储器件。
20.在本技术的一个实施方式中，所述存储器件还包括：堆叠层，包括位于各个层级的子堆叠层，所述子堆叠层包括交替堆叠的栅极层和介质层，所述子存储串穿过对应层级的子堆叠层；导电插塞，位于各个子堆叠层之间并将同一存储串包括的各个子存储串电连接；
以及顶部选择栅切线，穿过各个层级中的所述dsg晶体管对应的栅极层，并且位于相邻的子存储串之间。
21.在本技术的一个实施方式中，所述存储器系统包括：固态驱动器或存储卡。
附图说明
22.通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本技术的其它特征、目的和优点将会变得更加明显。在附图中，
23.图1为根据本技术的一些实施方式的包括存储器的示例性系统的框图；
24.图2为根据本技术的一些实施方式的具有存储器的示例性存储卡的示意图；
25.图3为根据本技术的一些实施方式的具有存储器的示例性固态驱动(ssd)的示意图；
26.图4为根据本技术的一些实施方式的包括存储阵列和外围电路的存储器件的示意图；
27.图5为根据本技术的一些实施方式的存储器件包括的存储阵列的局部俯视示意图；
28.图6为图5中沿a-a线的局部剖视示意图；
29.图7为根据本技术的一些实施方式的存储器件包括的存储阵列的局部等效电路图；
30.图8为根据本技术的一些实施方式的存储器件的编程操作方法的示意性流程框图；
31.图9为根据本技术的一些实施方式的存储器件的编程操作方法中对顶部堆叠层执行编程操作的电压波形时序图；
32.图10为根据本技术的一些实施方式的存储器件的编程操作方法中对中部堆叠层执行编程操作的电压波形时序图。
33.图11为根据本技术的一些实施方式的存储器件的编程操作方法中对底部堆叠层执行编程操作的电压波形时序图。
具体实施方式
34.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。
35.注意，说明书中对“一个实施方式”、“一些实施方式”、“实施例”、“一些实施例”、“示例性地”等的引用指示所描述的实施方式可以包括特定特征、结构或特性，但是每个实施方式可以不一定包括该特定特征、结构或特性。此外，这些短语不一定是指相同的实施方式。此外，当结合实施方式描述特定特征、结构或特性时，无论是否明确描述，结合其他实施方式实现这种特征、结构或特性都将在相关领域技术人员的知识范围内。
36.通常，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语
同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
37.应容易理解的是，在本公开中的“上”、“上方”和“之上”的含义应该以最广泛的方式来解释，使得“上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且其间不具有中间特征或层(即，直接在某物上)的含义。
38.此外，诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语在本文中为了便于描述可以用于描述一个元件或特征与另一个(多个)元件或(多个)特征的如图中所示的关系。空间相对术语旨在涵盖器件在使用或操作中的除了图中描绘的取向之外的不同取向。装置可以以其它方式被定向(旋转90度或在其它取向)，并且相应地，本文所使用的空间相对描述词也可以被类似地解释。
39.如在本文使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个上层结构或下层结构之上延伸，或者可以具有小于下层结构或上层结构的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面与底表面之间或在连续结构的顶表面与底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。
40.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
41.还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性地”旨在指代示例或举例说明。
42.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
43.需要说明的是，在不冲突的情况下，本技术中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本技术。
44.图1示出了根据本技术的一些实施方式的包括存储器的示例性系统400的框图。系统400可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、
打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备或其中具有存储的任何其他合适的电子设备。如图1所示，系统400可以包括主机408和具有一个或多个存储器404和存储器控制器406的存储器系统402。主机408可以是电子设备的处理器，例如中央处理单元(cpu)，或者片上系统(soc)，例如应用处理器(ap)。主机408可被配置为发送或接收存储于存储器404中的数据。
45.根据一些实施方式，存储器控制器406耦合到存储器404和主机408，并且被配置为控制存储器404。存储器控制器406可以管理存储在存储器404中的数据，并且与主机408通信。在一些实施方式中，存储器控制器406被设计用于在低占空比环境中操作，如安全数字(sd)卡、紧凑型闪存(cf)卡、通用串行总线(usb)闪存驱动器、或用于诸如个人计算机、数码相机、移动电话等电子设备中的其他介质。在一些实施方式中，存储器控制器406被设计用于在高占空比环境ssd或嵌入式多媒体卡(emmc)中操作，该嵌入式多媒体卡(emmc)用作移动设备(诸如智能电话、平板电脑、膝上型计算机等)和企业存储阵列的数据存储。存储器控制器406可以被配置为控制存储器404的操作，诸如读取、擦除和编程操作。存储器控制器406还可以被配置为管理关于存储器404中存储的或要存储的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器406还被配置为针对从存储器404读取或向其写入的数据处理纠错码(ecc)。也可以由存储器控制器406执行任何其他合适的功能，例如，格式化存储器404。存储器控制器406可以根据特定通信协议与外部设备(例如，主机408)通信。例如，存储器控制器406可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如为usb协议、mmc协议、外围部件互连(pci)协议、高速pci(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小接口(scsi)协议、增强型小磁盘接口(esdi)协议、集成驱动电子(ide)协议、火线协议等。
46.存储器控制器406和一个或多个存储器404可以集成到各种类型的存储装置中，例如，包括在相同的封装中，诸如通用闪存(ufs)封装或emmc封装。即，存储器系统402可实施为不同类型的终端电子产品并封装到所述终端电子产品中。在如图2所示的一个示例中，存储器控制器406和单个存储器404可以集成到存储卡502中。存储卡502可以包括pc卡(pcmcia，个人计算机存储卡国际协会)、cf卡、智能媒体(sm)卡、记忆棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储卡502可进一步包括将存储卡502与主机(例如，图1中的主机408)电耦合的存储卡连接器504。在如图3所示的另一示例中，存储器控制器406和多个存储器404可以被集成到ssd 506中。ssd 506可进一步包括将ssd506与主机(例如，图1中的主机408)电耦合的ssd连接器508。在一些实施方式中，ssd 506的存储容量和/或操作速度大于存储卡502的存储容量和/或操作速度。
47.图4示出了根据本技术一些实施方式的存储器件100的框图。存储器件100可作为图1所示的存储器404的一个示例。存储器100例如可为3d nand存储器。如图4所示，存储器件100包括耦接在一起的存储阵列102和外围电路101。在一些实施方式中，可将存储阵列102和外围电路101布置在同一个芯片上。在另外一些实施方式中，可将存储阵列102布置在阵列芯片上，将外围电路101布置在不同的芯片(例如，使用互补金属氧化物半导体(cmos)技术实现，且被称为cmos芯片)上。阵列芯片和cmos芯片可通过例如键合等工艺电耦接在一起。在一些实施方式中，存储器件100是封装一个或多个阵列芯片和cmos芯片的集成电路
(ic)封装。
48.可选地，存储器件100可被配置为将数据存储在存储阵列102中，并响应于接收到的命令(cmd)来执行操作。在一些实施方式中，存储器件100可接收写命令、读命令、擦除命令等，并可相应地执行操作。
49.通常存储阵列102可包括一个或多个存储平面160，并且存储平面160中的每个存储平面可包括多个存储块(例如，图4所示的块-1至块-n)。每个存储块还可包括垂直堆叠的多个层级(例如，图4所示的、块-1所包括的层级1至层级m)。在一些示例中，并发操作可在不同的存储平面160处发生。应当理解的是，图4所示的块-2至块-n可具有与块-1类似或相同的多个层级，本技术对此不做限定。
50.在一些实施方式中，存储阵列102例如可为闪存阵列，并且可使用3d nand闪存技术来实现。在一些实施方式中，外围电路101包括耦合在一起的行解码器电路110、页缓冲电路120、数据输入/输出(i/o)电路130、电压发生器140和控制电路150。行解码器电路110可接收被称为行地址(r-addr)的地址，基于行地址来生成字线(wl)信号和选择线信号(诸如漏极选择线(dsl)信号、源极选择线(ssl)信号等)，并向存储阵列102提供wl信号和选择线信号。进一步地，在编程操作期间，本技术提供的行解码器电路110可提供适当的wl信号和选择信号。
51.页缓冲电路120耦合到存储阵列102的位线(bl)，并且被配置为在读操作和写操作期间缓冲数据。数据i/o电路130经由数据线dl耦合到页缓冲电路120。在一个示例中(例如，在写操作期间)，数据i/o电路130被配置为从存储器件100的外部电路接收数据，并且经由页缓冲电路120将所接收到的数据提供给存储阵列102。
52.电压发生器140被配置为产生适当的电压，以用于存储器件100的适当操作。本技术的一些实施例中，电压发生器140可产生适合于编程操作的各种编程电压、各种导通电压、各种通过电压、预充电电压、漏极选择电压、接地电压等。例如，在编程操作期间，将第一导通电压提供给行解码器110，以驱动wl。在一些示例中，在编程操作期间，电压发生器140可将预充电电压提供给页缓冲电路120，以驱动位线(bl)。在一些示例中，也可将预充电电压通过源极线提供给阵列共源极(array common source，acs)。
53.控制电路150被配置为接收命令(cmd)和地址(addr)，并且基于该命令和地址，将控制信号提供给诸如行解码器电路110、页缓冲电路120、数据i/o电路130、电压发生器140等电路。例如，控制电路150可以基于地址addr来生成行地址r-addr和列地址c-addr，并且将行地址r-addr提供给行解码器110，以及将列地址提供给数据i/o电路130。在另一实施方式中，控制电路150可基于所接收的cmd来控制电压发生器140产生适当的电压。控制电路150可协调其它电路，以在适当的时间并且按照适当的电压向存储阵列102提供信号。
54.如图5所示，在一些示例中，一些类型的栅线隙结构(未示出)可将存储阵列102划分为多个存储块(例如，图4示出的块-1至块-n)。如图6所示，在一些示例中，存储阵列102的存储块可包括多个堆叠层
55.，每个堆叠层可包括位于各个层级的子堆叠层(例如位于顶部层级的顶部子堆叠层452、位于中部层级的中部子堆叠层454和位于底部层级的底部子堆叠层450。可选地，底部子堆叠层450可位于半导体层401上。示例性地，各个层级的子堆叠层包括交替堆叠的栅极层415和介质层417，可选地，栅极层415和介质层417可交替堆叠在半导体层402上。可选
地，栅极层415例如包括钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂的硅、硅化物或其任何组合的导电材料。可选地，半导体层401可以包括硅(例如，单晶硅、多晶硅)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)或者任何其他适当的材料。
56.回到图5，可选地，另一些类型的栅线隙结构106可将每个存储块划分为多个存储指状物105，存储指状物105可包括多个穿过各个层级的子堆叠层的沟道结构412以及虚设沟道结构413。虚设沟道结构413与沟道结构412可具有相同的构造，并通过同一工艺形成。在对存储器件100的操作期间，虚设沟道结构413将不被电连接。
57.继续参考图6，沟道结构412可垂直或大致垂直地延伸穿过栅极层415和介质层417并延伸至半导体层401中。在一些示例中，沟道结构412包括由外而内依次设置的阻隔层422、存储层424、隧穿层426和沟道层420。可选地，沟道层420可包括多晶硅。隧穿层426可包括氧化硅、氮氧化硅或其任何组合。存储层424可包括氮化硅、氮氧化硅或其任何组合。阻隔层422可包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。可选地，沟道层420例如为弱p型掺杂或本征掺杂。
58.再次参考图6，沟道结构412与栅极层415交叉处可形成存储单元340，多个存储单元340在沟道结构412方向串联形成存储串(例如存储串212和存储串213)，该存储串例如可为nand串。可选地，虚设沟道结构413与栅极层415交叉处可形成虚设存储单元，虚设存储单元串联形成虚设存储串214。
59.示例性地，存储块还可包括顶部选择栅切线(tsg-cut)335，可选地，虚设沟道结构413可用于tsg-cut 335的工艺着陆点，tsg-cut 335例如可穿过虚设沟道结构413的一部分。
60.再次参考图6，在一些示例中，tsg-cut 335例如可包括：穿过顶部子堆叠层452的远离半导体层401的顶部的一些栅极层415和介质层417的cut
335-2
，穿过中部子堆叠层454的远离半导体层401的顶部的一些栅极层415和介质层417的cut
335-3
以及穿过底部子堆叠层450的远离半导体层401的顶部的一些栅极层415和介质层417的cut
335-1
。
61.如图6所示，在通过增加栅极层415和介质层417的堆叠层数来增加存储容量的一些示例中，流经沟道层420的电流减小的问题显得尤为突出，通常可通过在各子堆叠层之间(例如，顶部子堆叠层452与中部子堆叠层454之间、中部子堆叠层454和底部子堆叠层450之间)设置与沟道层(例如，沟道层420)电连接的导电插塞(例如，导电插塞460、470、480、490)。可选地，可对上述导电插塞进行n型重掺杂，从而使得在存储器件100执行编程操作期间，导电插塞可作为“电子库”来补偿流经沟道层420的电荷，以改善电流减小问题。
62.然而，对上述导电插塞进行n型重掺杂，虽然能够增大沟道电流，但对于编程禁止的存储串(inhibit string，例如，存储串213)来说，在对待编程的存储串(selected string，例如，存储串212)包括的待编程的存储单元340(图7)对应的wl施加编程电压时，导电插塞480和导电插塞490中的电子将沿着存储串213的沟道向电势高的存储单元(未示出)移动，从而使得存储串213的沟道电势难以有效抬升，引起编程干扰问题。
63.在一些实施方式中，存储串212和存储串213还包括位于各自漏极端子的电极插塞416，电极插塞416例如进行了n型重掺杂，可选地，电极插塞416可与存储串212和存储串213的沟道层420电连接。例如，电极插塞416可与子存储串212-2和子存储串213-2的沟道层420电连接。可选地，电极插塞416可作为存储串212的漏极341和存储串213的漏极的一部分，电
极插塞416可作为bl可与各存储串的漏极端子耦合的着陆点。
64.继续参考图6，在一些示例中，可对半导体层401进行n型重掺杂，从而使得半导体层401形成n掺杂阱区(nw)，沟道层420可直接与nw接触，因此nw可作为阵列共源极(array common source，acs)，如图7所示的acs 464可由源极线引出以进行电信号的交互。
65.如图6和图7所示，以存储串212作为一个示例，存储串212还包括位于各个层级中的子存储串，子存储串穿过对应层级的子堆叠层，例如穿过顶部子堆叠层452中的子存储串212-2、穿过中部子堆叠层454中的子存储串212-3以及穿过底部子堆叠层450中的子存储串212-1。可选地，如图6所示，组成同一个子存储串的存储单元的沟道(例如，沟道层420)在垂直或大致垂直于半导体层401的方向上物理连接，导电插塞460可用于电连接子存储串212-2和212-3的沟道层420，导电插塞470可用于电连接子存储串212-3和212-1的沟道层420。
66.类似地，存储串213可包括对应各层级的子存储串213-2、子存储串213-3、子存储串213-1。
67.示例性地，结合图7，在存储器件100的存储操作期间，cut
335-2
穿过的栅极层415可作为子存储串212-2的顶部选择栅极(tsg)334-2，tsg 334-2可由dsl引出以与外围电路101进行电信号的交互。
68.类似地，结合图7，cut
335-3
穿过的栅极层415可作为子存储串212-3的tsg 334-3，cut
335-1
穿过的栅极层415可作为子存储串212-1的tsg 334-1。
69.在本技术的一些示例中，位于每一层级的tsg-cut可将各层级的栅极层415进行分级和分区，从而能够通过各层级的tsg实现层级间的编程操作。
70.示例性地，结合图7，位于顶部子堆叠层452中的、靠近半导体层401的端部的一些栅极层415可作为子存储串212-2的bsg 332-2，位于同一行的bsg 332-2可由源极选择线ssl引出以进行电信号的交互。类似地，如图7所示，子存储串212-3可包括对应的bsg 332-3，子存储串212-1可包括对应的bsg 332-1。可选地，如上文所述的每个子存储串可包括漏极dsg晶体管(例如，顶部选择栅晶体管)和源极选择栅ssg晶体管(例如，底部选择栅晶体管)，各子存储串的顶部选择栅极晶体管可由对应的tsg控制，类似地，各子存储串的底部选择栅晶体管可由对应的bsg控制。可选地，如前文所述的位于各层级的tsg-cut 335可穿过相应层级的dsg晶体管对应的栅极层415。因此tsg-cut 335不仅可将相邻的存储串(例如待编程的存储串212和其余存储串213)电分隔开，还可位于相邻的存储串中的且相邻的子存储串分隔开，从而不同子存储串的dsg可相互独立地控制。
71.在一些示例中，位于各层级的tsg与bsg之间的一些栅极层415可作为控制栅极333，如前所述的存储单元340可在控制栅极333与沟道结构412交叉处形成。可通过wl将位于同一行的控制栅极引出以对上述存储单元进行读取、擦除等操作。可选地，子存储串212-2可包括存储单元340-2，子存储串212-3可包括存储单元340-3，子存储串212-1可包括存储单元340-1。应当理解的是，上文所描述的“行”相对于半导体层401(图6)可具有大致相同的高度。
72.在一些实施方式中，每个存储单元460是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(slc)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储单元460是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(mlc)。例如，mlc可以
每单元存储两位，每单元存储三位(又被称为三级单元(tlc))，或者每单元存储四位(又被称为四级单元(qlc))。
73.在一些示例中，各子存储串(例如，子存储串212-2、子存储串212-3子存储串212-1)还可包括用于工艺和电学缓冲的伪存储单元(未示出)，该些伪存储单元可位于上文所描述的各个存储单元(例如，存储单元340-2，存储单元340-3，存储单元340-1)之间，在一些选择中，该些伪存储单元可位于靠近顶部选择栅晶体管的部分区域，在另一些选择中，该些伪存储单元还可位于靠近底部选择栅晶体管的另一部分区域。
74.在存储器件100中，每一层级中各行的存储单元(例如，与存储单元340在同一行的存储单元)可连接至同一条wl(未示出)，每一列中的多个子存储串(例如，图7示出的子存储串212-1、212-2和212-3)可连接到同一条bl(未示出)上。每条wl可对应一个页，由多个页组成一个存储块(例如，图4示出的块-1至块-n)。进一步地，在具有多个层级的存储器件100中，每个层级可被单独地处理，以进行有效地读取、写入和擦除，例如，存储器件100中每个层级可独立于其它层级执行擦除操作。此外，还可在包括共用同一wl的存储单元的页执行读取和写入操作。
75.应当注意的是，上文中对堆叠层包括三个子堆叠层的存储器件100进行的描述仅作为一个示例，在另外一些示例中，堆叠层可包括两个子堆叠层或三个以上子堆叠层，本技术对此不做限定。
76.在另一些示例中，存储器件100还包括上文中所述的外围电路(例如，图4所示出的外围电路101)，外围电路101例如可用于接收例如导通命令、预充电命令以及编程命令。
77.尽管在此描述了存储器件100的示例性结构，但可以理解，一个或多个特征可以从该存储器件100的结构中被省略、替代或者增加。另外，所举例的各层及其材料仅仅是示例性地。
78.图8示出了根据本技术的一些实施方式的用于上述存储器件100的编程操作方法300，下文将结合图6-图11详细说明编程操作方法300。
79.在一些示例中，编程操作包括预充电阶段以及在预充电阶段之后的编程阶段。在对选择的存储单元进行编程或擦除期间，其余存储单元的沟道中会不可避免的产生电荷，从而导致编程干扰现象。通常在编程操作进行到编程阶段之前，例如，可在待编程的存储单元施加编程电压之前，先执行预充电阶段，例如，对沟道进行预充电以减少沟道中的电荷密度。预充电的方式例如包括：通过位线或源极端子提供较大的正偏电压来吸引沟道中的电子向外移动，以减少沟道中的电荷密度，进而减少编程干扰现象。
80.如图8所示，编程操作方法300开始于操作s301，其中，在预充电阶段，对位于多个层级中的第一层级的dsg晶体管、存储单元、以及ssg晶体管施加导通电压。
81.在一些示例中，待编程的存储单元(例如，图7示出的存储单元340)所在的子存储串为待编程的子存储串，待编程的存储单元(选择的存储单元)所在的存储串为待编程的存储串。类似地，待编程的存储单元所在的层级为待编程的层级(例如，本文中所描述的第二层级)，其余层级可为第一层级。
82.以对图6所示出的顶部子堆叠层452所在的顶部层级执行的编程操作为示例，顶部层级可为第二层级，而中部子堆叠层454所在的中部层级以及底部子堆叠层450所在的底部层级为第一层级，其中，待编程的存储单元340所在的子存储串212-2为待编程的子存储串，
待编程的存储单元340所在的存储串212为待编程的存储串。在堆叠层包括多个层级的子堆叠层的示例中，可通过依次选择待编程的层级的子堆叠层进行编程操作，从而实现层级编程。
83.如图9所示，t0～t4为预充电阶段，其中，t0～t1为预导通阶段，在t0时刻，可通过wl寻址并通过wl信号对中部层级和底部层级的子存储串(例如，子存储串212-3、213-3、212-1、213-1)包括的存储单元对应的字线(例如未选定字线usel_wl)施加导通电压v
_b
，v
_b
可大于对应存储单元的阈值电压v
_th
。示例性地，导通电压v
_b
例如可为5v至7v，对应存储单元的阈值电压v
_th
可为2v至3v。
84.继续参考图9，可选地，在对未选定字线usel_wl施加导通电压v
_b
的同时，可对位于中部层级中的m_tsg，例如在控制子存储串212-3和子存储串213-3的m_tsg施加导通电压v
_b
，该导通电压v
_b
的值可大于该些m_tsg控制的顶部选择栅晶体管的阈值电压。
85.继续参考图9，类似地，在对未选定字线usel_wl施加导通电压v
_b
的同时，可对位于底部层级中的l_tsg，例如在控制子存储串212-1和子存储串213-1的l_tsg施加导通电压v
_b
，导通电压v
_b
的值可大于该些l_tsg控制的顶部选择栅晶体管的阈值电压。
86.示例性地，在施加导通电压v
_b
的同时，还可对位于中部层级中的m_bsg以及位于底部层级中的l_bsg施加导通电压v
_b
。
87.上述导通电压的电平在t1时刻可爬升至其峰值电平，从而能够导通子存储串212-3、212-1、213-3、213-1的沟道，例如可使得沟道反型为n型沟道，从而可形成电子传输的通路。
88.继续参考图9，在另一些实施方式中，在t0～t1阶段，位于顶部层级中的子存储串212-2和子存储串213-2包括的u_tsg可保持关断，例如施加接地电压，可选地，子存储串212-2和子存储串213-2包括的u_bsg可同样保持关断，例如施加接地电压。
89.在另一些示例中，在t0～t1阶段，对位于顶部层级中的子存储串212-2和子存储串213-2包括的存储单元对应的选定字线sel_wl和未选定字线usel_wl施加接地电压(例如0v)，从而保持顶部层级的沟道关断。
90.在一些示例中，在t0～t1阶段，可经由bl和acs分别对待编程的存储串(例如，存储串212)和其余存储串(例如，存储串213)施加接地电压。
91.回到图8所示，编程操作方法300继续至操作s302，其中，在施加所述导通电压之后，经由每个所述存储串的两端施加预充电电压。
92.继续参考图9，可选地，在t1～t2阶段，在位于中部层级和底部层级中的子存储串(例如，子存储串212-3、212-1、213-3、213-1)的沟道导通反型之后，例如在t1时刻，可经由acs和bl分别向待编程的存储串(例如，存储串212)和其余存储串(例如，存储串213)的两端(例如源极端子和漏极端子)施加预充电电压v_
per
，v
_per
例如可为4v至6v。在一些示例中，经由acs施加的预充电电压v_
per
的电平(例如，正电位)可沿着待编程的存储串212和待编程的存储串其余存储串213的沟道向顶部层级的子存储串212-2和子存储串213-2传导。
93.继续参考图9，在一些示例中，在t1时刻，可将位于中部层级和底部层级中的存储单元对应的未选定字线usel_wl设置为浮置状态。设置为浮置状态例如包括：在位于中部层级和底部层级中的子存储串的沟道导通反型之后，撤除位于中部层级和底部层级中的存储单元对应的未选定字线usel_wl上所施加的导通电压v
_b
，该些未选定字线usel_wl可响应于
沟道电势的抬升耦合出电压。
94.可选地，还可将位于中部层级中的m_tsg和m_bsg以及位于底部层级中的l_tsg和l_bsg设置为浮置状态。在预充电电压v
_per
的电平爬升至其峰值电平的过程中，该些存储单元、m_tsg、m_bsg、l_tsg和l_bsg可耦合出高于v
_per
的电压，例如耦合的峰值电平为v
_per
+v
_b
。
95.如图9所示，在t2～t3阶段，经由acs施加的预充电电压v_
per
传导至中部层级与顶部层级之间的导电插塞处(例如图6示出的导电插塞460和导电插塞480)，由于位于顶部层级的子存储串212-2和子存储串213-2的沟道保持关断，预充电电压v
_per
可使得导电插塞460和导电插塞480与对应的子存储串212-2和子存储串213-2的沟道层420的界面感应出电子-空穴对，使得空穴沿着沟道层420向对应的子存储串212-2和子存储串213-2的中间移动，而电子则回到导电插塞460和导电插塞480中，从而产生栅极感应漏极泄露(gate-induced drain leaking,gidl)电流，以对子存储串212-2和子存储串213-2的沟道进行gild预充电。可选地，子存储串212-2和子存储串213-2的沟道电势相应抬升例如2v至3v。
96.可选地，经由bl施加的v
_per
可使得电极插塞416(图6)与子存储串212-2和子存储串213-2的沟道层420接触的界面感应出电子-空穴对，从而产生gild电流，对子存储串212-2和子存储串213-2进行gild预充电。
97.如图9所示，t3～t4为预充电恢复阶段，在一些示例中，在gild预充电之后，可将施加于bl和acs上的预充电电压v
_er
关断，使得中部层级和底部层级中施加的各电压恢复至基准电压。
98.回到图8，编程操作方法300继续至操作s303，其中，在编程阶段，对待编程的存储串包括的dsg晶体管施加漏极选择电压的同时，将其余存储串包括的dsg晶体管关断。
99.继续参考图9，t4～t5为编程阶段，在编程阶段的一些示例中，可对子存储串212-2包括的待编程的存储单元340对应的选定字线sel_wl施加编程电压v
_pgm
，v_
pgm
可为脉冲电压。在一些示例中，v_
pgm
的值例如可为15v至21v。可选地，在施加上述编程电压v_
pgm
的同时，可在位于各层级中的其余存储单元对应的未选定字线usel_wl施加通过第一通过电压v_
pass
，v_
pass
的值例如为8v至12v。
100.在一些示例中，在施加上述编程电压v_
pgm
的同时，可对子存储串212-3和子存储串213-3包括的m_bsg以及子存储串212-1和子存储串213-1包括的l_bsg施加第二通过电压，第二通过电压例如为v_
pass
，v_
pass
的值例如为8v至12v。
101.在一些示例中，在施加上述编程电压v_
pgm
的同时，可对待编程的存储串212中的各dsg晶体管施加漏极选择电压v_
sel
，例如可向子存储串212-2和子存储串212-3以及子存储串212-1包括的各个tsg对应的dsl施加漏极选择电压v_
sel
，用于将待编程的存储串212的沟道打开。
102.可选地，在施加上述编程电压v
_pgm
的同时，可经由bl和acs分别在待编程的存储串212的漏极和源极端子施加接地电压，该接地电压例如为0v，该接地电压的施加可使得子存储串212-2的沟道在gidl预充电阶段获得的电势以较快速度下降为0，因此几乎不对无需编程的存储单元420的编程造成干扰。
103.可选地，在施加上述编程电压v_pgm的同时，还可在其余存储串213中的各dsg晶体管施加接地电压，例如在子存储串213-2、213-3和213-1包括的各tsg对应的dsl施加接地电
压，用于将待编程的存储串其余存储串213的沟道关断。
104.在本技术的一些实施方式中，一方面，由于子存储串213-2的沟道电势在gidl预充电阶段已获得抬升，在未选定字线usel_wl施加的v_pass将使得子存储串213-2的沟道电势进一步抬升(boosting)，降低了编程干扰。另一方面，得益于待编程的存储串其余存储串213中各子存储串的u_tsg已关断，可阻碍导电插塞480和导电插塞490中富含的电子向子存储串213-2传输，进一步降低了编程干扰。
105.可选地，可在待编程的存储串其余存储串213的漏极施加漏极电压，该漏极电压例如可为通过bl施加的位线电压v_bl，v_bl例如为1v-3v。
106.在一些示例中，位于中部层级和底部层级的子存储串组子存储串组还可包括伪存储单元，可对与该些伪存储单元耦合的虚设字线执行如上述中部层级和底部层级中的usel_wl类似的操作，本技术对此不再赘述。
107.应当理解的是，在对如图6所示的中部子堆叠层454所在的中部层级执行编程操作的示例中，中部层级可为第二层级，而顶部子堆叠层452所在的顶部层级以及底部子堆叠层450所在的底部层级为第一层级，其中，待编程的存储单元340所在的子存储串212-3为待编程的子存储串，待编程的存储单元340所在的存储串212为待编程的存储串。
108.如图10所示，可对中部层级执行与顶部层级类似的编程操作，示例性地，在t0～t1的预导通阶段，可对位于第一层级(例如，顶部层级和底部层级)的u_tsg和l_tsg、各存储单元对应的字线(例如未选定字线usel_wl)、以及u_bsg和l_bsg施加导通电压v
_b
。可选地，该导通电压v
_b
的值可大于对应的晶体管和存储单元的阈值电压。
109.在一些示例中，在施加导通电压v
_b
之后，例如，在导通电压v
_b
的电平爬升至t1时刻的峰值电平，从而能够导通如图6所示的子存储串212-2、212-1、213-2、213-1的沟道，例如可使得沟道反型为n型沟道，从而可形成电子传输的通路。
110.在一些示例中，在t0～t1阶段，位于中部层级中的子存储串212-3和子存储串213-3的沟道可保持关断，例如可对子存储串212-3和子存储串213-3包括的m_tsg和m_bsg以及各字线施加接地电压。
111.在一些示例中，在t0～t1阶段，可经由bl和acs分别对待编程的存储串212和其余存储串213施加接地电压。
112.在一些实施例中，在t1～t2阶段，例如在t1时刻，可经由bl和acs分别在待编程的存储串212和其余存储串213的两端(例如漏极端子和源极端子)施加预充电电压v_
per
，以使该预充电电压向中部层级的子存储串212-3和子存储串213-3传导。可选地，在t1时刻，可将位于顶部层级和底部层级中的u_tsg和l_tsg、存储单元对应的未选定字线usel_wl、以及u_bsg和l_bsg设置为浮置状态。
113.在一些示例中，在t2～t3阶段，经由bl和acs施加的预充电电压v_
per
传导至图6所示出的导电插塞460和导电插塞470以及导电插塞480和导电插塞490处，并使得子存储串212-3和子存储串213-3产生gidl电流，从而能够对子存储串212-3和子存储串213-3的沟道进行gild预充电，以获得沟道电势的抬升。
114.在一些示例中，在t4～t5的编程阶段，可对待编程的存储串212中的各dsg晶体管施加漏极选择电压v_
sel
，例如，可对子存储串212-2的u_tsg对应的dsl、子存储串212-1的l_tsg对应的dsl和子存储串212-3的m_tsg对应的dsl施加v_
sel
。
115.可选地，在施加上述漏极选择电压v_
sel
的同时，还可在其余存储串213中的各dsg晶体管施加接地电压，例如，可在子存储串213-2的u_tsg对应的dsl、子存储串213-3的m_tsg对应的dsl和子存储串213-1的l_tsg对应的dsl施加接地电压，用于将其余存储串213的沟道关断。
116.还应当理解的是，在对图6所示的底部子堆叠层450所在的底部层级执行编程操作的示例中，底部层级可为第二层级，而顶部子堆叠层452所在的顶部层级以及中部子堆叠层454所在的中部层级为第一层级，其中，待编程的存储单元340所在的子存储串212-1为待编程的子存储串，待编程的存储单元340所在的存储串212为待编程的存储串。
117.如图11所示，可对底部层级执行与顶部层级类似的编程操作。示例性地，在t0～t1的预导通阶段，可对位于第一层级(例如，顶部层级和中部层级)的u_tsg和m_tsg、各存储单元对应的字线(例如未选定字线usel_wl)、以及u_bsg和m_bsg施加导通电压v
_b
。可选地，该导通电压v
_b
的值可大于对应的晶体管和存储单元的阈值电压。
118.在一些示例中，在施加导通电压v
_b
之后，例如，在导通电压v
_b
的电平爬升至t1时刻的峰值电平，从而能够导通如图6所示的子存储串212-2、212-3、213-2、213-3的沟道，例如可使得沟道反型为n型沟道，从而可形成电子传输的通路。
119.在一些示例中，在t0～t1阶段，位于底部层级中的子存储串212-1和子存储串213-1的沟道可保持关断，例如可对子存储串212-1和子存储串213-1包括的l_tsg和l_bsg以及各字线施加接地电压。
120.在一些示例中，在t0～t1阶段，可经由bl和acs分别对待编程的存储串212和其余存储串213施加接地电压。
121.在一些实施例中，在t1～t2阶段，例如在t1时刻，例如在t1时刻，可经由bl和acs分别在待编程的存储串212和其余存储串213的两端(例如，漏极端子和源极端子)施加预充电电压v_
per
，经由bl施加的预充电电压v_
per
可向底部层级的子存储串212-1和子存储串213-1传导。可选地，在t1时刻，可将位于顶部层级和中部层级中的u_tsg和m_tsg、各存储单元对应的字线(例如未选定字线usel_wl)、以及u_bsg和m_bsg设置为浮置状态。
122.在一些示例中，在t2～t3阶段，经由bl施加的预充电电压v_
per
传导至图6示出的导电插塞470和导电插塞490处，并使得子存储串212-1和子存储串213-1产生gidl电流，从而能够对子存储串212-1和子存储串213-1的沟道进行gild预充电，以获得沟道电势的抬升。
123.在一些示例中，在t4～t5的编程阶段，可对待编程的存储串212中的各dsg晶体管施加漏极选择电压v_
sel
，例如，可对子存储串212-2的u_tsg对应的dsl、子存储串212-3的m_tsg对应的dsl和子存储串212-1的l_tsg对应的dsl施加v_
sel
。
124.可选地，在施加上述漏极选择电压v_
sel
的同时，还可在其余存储串213中的各dsg晶体管施加接地电压，例如，可在子存储串213-2的u_tsg对应的dsl、子存储串213-3的m_tsg对应的dsl和子存储串213-1的l_tsg对应的dsl施加接地电压，用于将其余存储串213的沟道关断。
125.应当理解的是，上述对顶部子堆叠层452执行的编程操作可部分或全部适用于对中部子堆叠层454和底部子堆叠层450的编程操作，本技术将不做赘述。
126.由前文可知，在本技术的一些实施方式中，通过对各层级的子存储串的顶部选择栅晶体管进行单独地控制，一方面能够实现层级间的编程操作，另一方面，可单独实施对子
存储串213-2的沟道的预充电，在编程阶段，使得子存储串213-2的沟道电势大幅抬升，从而改善编程干扰。再一方面，在编程阶段，通过控制子存储串213-2的顶部选择栅晶体管的关断，使得子存储串213-2连接的导电插塞中的电子难以进入沟道，进一步降低编程干扰。
127.本技术的一些实施方式还提供一种存储器系统(例如，图1所示出的存储器系统402)，该存储器系统402包括存储器件(例如，图4示出的存储器件100)和存储器控制器(例如，图1示出的存储器控制器406)，该存储器控制器406配置为控制存储器件100中的外围电路(例如，图4示出的外围电路101)。可选地，存储器控制器406可被配置为向外围电路101发出导通命令、预充电命令以及编程命令。可选地，外围电路101可响应于导通命令、预充电命令以及编程命令，以执行上述编程操作方法300。
128.如上所述的具体实施方式，对本技术的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上仅为本技术的具体实施方式，并不用于限制本技术。凡在本技术的精神和原则之内，所做的任何修改、等同替换、改进等均应包含在本技术的保护范围之内。