存储阵列的制作方法

1.本技术涉及一种电路，尤其涉及一种存储阵列。


背景技术：

2.一般而言，可通过输入储存所需数据值的存储位置的地址来搜寻存储，而内容可寻址存储(content-addressable memory，cam)则是一种可以根据储存在存储中的内容来进行搜寻的存储形式。具体来说，输入一个数据值之后，cam会搜寻其存储位置以查看是否储存了所述数据值；如果储存了所述数据值，则cam会指出储存有所述数据值的位置。
3.二进制内容可寻址存储(binary content-addressable memory，bcam)是一种内容可寻址存储，其中每个存储单元可以储存“逻辑高位”或“逻辑低位”。三态内容可寻址存储(ternary content-addressable memory，tcam)则是另一种形式的内容可寻址存储，其中每个储存单元可以储存以下三种状态之一：“逻辑高位”、“逻辑低位”和“无关(don't care)”。典型的bcam单元包括9个晶体管，而典型的tcam单元则由16个晶体管组成。与典型的bcam/tcam单元相比，典型的双端口静态随机存取存储(static random access memory，sram)仅包括8个晶体管。换句话说，cam较大且占据更多的面积。因此，本领域需要改进设计以使cam更为小巧且在使用上更加灵活。


技术实现要素：

4.本揭露的部分实施例提供了一种存储阵列，包含：多个第一双端口静态随机存取存储(static random access memory，sram)单元、第一位线、第一互补位线、第二位线、第二互补位线、第一比较器、第二比较器以及第一逻辑电路。所述多个第一双端口sram单元各自具有第一端口、第一互补端口、第二端口以及第二互补端口。所述第一位线耦接至所述多个第一双端口sram单元的每一者的所述第一端口。所述第一互补位线耦接至所述多个第一双端口sram单元的每一者的所述第一互补端口。所述第二位线耦接至所述多个第一双端口sram单元的每一者的所述第二端口。所述第二互补位线耦接至所述多个第一双端口sram单元的每一者的所述第二互补端口。所述第一比较器具有第一输入及第二输入，其中所述第一比较器的所述第一输入耦接至所述第一位线，且所述第一比较器的所述第二输入耦接至参考电压。所述第二比较器具有第一输入及第二输入，其中所述第二比较器的所述第一输入耦接至所述第二互补位线，且所述第二比较器的所述第二输入耦接至所述参考电压。所述第一逻辑电路用以根据所述第一比较器的输出与所述第二比较器的输出来产生第一逻辑输出。
5.本揭露的部分实施例提供了一种存储阵列，包含：第一双端口静态随机存取存储(sram)单元、第二双端口sram单元、第一位线、第二互补位线、第三位线、第四互补位线、第一比较器、第二比较器、第三比较器、第四比较器、第一逻辑门、第二逻辑门以及第三逻辑门。所述第一双端口sram单元具有第一端口、第一互补端口、第二端口及第二互补端口。所述第二双端口sram单元具有第一端口、第一互补端口、第二端口及第二互补端口。所述第一
位线耦接至所述第一双端口sram单元的所述第一端口。所述第二互补位线耦接至所述第一双端口sram单元的所述第二互补端口。所述第三位线耦接至所述第二双端口sram单元的所述第一端口。所述第四互补位线耦接至所述第二双端口sram单元的所述第二互补端口。所述第一比较器用以比较所述第一位线的电压电平以及参考电压的电压电平。所述第二比较器用以比较所述第二互补位线的电压电平以及所述参考电压的所述电压电平。所述第三比较器用以比较所述第三位线的电压电平以及所述参考电压的所述电压电平。所述第四比较器用以比较所述第四互补位线的电压电平以及所述参考电压的所述电压电平。所述第一逻辑门用以根据所述第一比较器的输出与所述第二比较器的输出来产生第一逻辑输出。所述第二逻辑门用以根据所述第三比较器的输出与所述第四比较器的输出来产生第二逻辑输出。所述第三逻辑门用以根据所述第二比较器的所述输出以及所述第三比较器的所述输出来产生第三逻辑输出。
6.本揭露的部分实施例提供了一种存储阵列，包含：第一存储单元、第一字线、第二字线、第一位线、第一互补位线、第二位线、第二互补位线、第一读出放大器、第二读出放大器以及第一逻辑电路。所述第一存储单元包括：第一数据存储器件、第一存取晶体管、第二存取晶体管、第三存取晶体管以及第四存取晶体管。所述第一数据存储器件具有第一端及第二端，其中所述第一数据存储器件储存第一逻辑值于所述第一端以及第一互补逻辑值于所述第二端。所述第一存取晶体管耦接至所述第一数据存储器件的所述第一端。所述第二存取晶体管耦接至所述第一数据存储器件的所述第二端。所述第三存取晶体管耦接至所述第一数据存储器件的所述第一端。所述第四存取晶体管耦接至所述第一数据存储器件的所述第二端。所述第一字线用以选择性地致能该第一数据储存器件通过所述第一存取晶体管与所述第二存取晶体管选来进行存取。所述第二字线用以选择性地致该第一数据储存器件通过所述第三存取晶体管与所述第四存取晶体管来进行存取。所述第一存取晶体管耦接于所述第一位线与所述第一数据存储器件的所述第一端之间；所述第二存取晶体管耦接于所述第一互补位线与所述第一数据存储器件的所述第二端之间；所述第三存取晶体管耦接于所述第二位线与所述第一数据存储器件的所述第一端之间；所述第四存取晶体管耦接于所述第二互补位线与所述第一数据存储器件的所述第二端之间。所述第一读出放大器用以根据所述第一位线的逻辑电平与参考电压来产生第一感测结果。所述第二读出放大器用以根据所述第二互补位线的逻辑电平与所述参考电压来产生第二感测结果。所述第一逻辑电路用以根据所述第一感测结果与所述第二感测结果来产生第一逻辑输出；其中所述参考电压的电压电平低于逻辑高位且高于逻辑低位。当所述存储阵列操作于双端口静态随机存取存储(sram)模式下，因应在读取操作期间对所述第一字线选择，所述第一感测结果指出储存于所述第一数据存储器件的所述第一端的所述第一逻辑值，以及因应在所述读取操作期间对所述第二字线选择，所述第二感测结果指出储存于所述第一数据存储器件的所述第二端的所述第一互补逻辑值；当所述存储阵列操作于二进制内容可寻址存储(binary content-addressable memory，bcam)模式下且进行搜寻操作时，所述第一逻辑输出显示所述第一字线的逻辑电平是否与所述第一逻辑值匹配，以及所述第二字线的逻辑电平是否与所述第一互补逻辑值匹配。
7.本技术提出了一种新的存储阵列架构，能够切换于sram、bcam及tcam模式间，且在sram及bcam模式下的容量是在tcam模式下的容量的两倍。
附图说明
8.参照附随图式能够更佳地了解本揭露内容的不同态样。需要注意到，根据本领域的标准作法，各种特征结构并未按比例绘制。事实上，为了使讨论更佳清楚，可以任意增加或减少各种特征结构的尺寸。
9.图1为根据本揭露内容某些实施方式的存储阵列的概要图标。
10.图2为概要电路图绘示根据本揭露内容一实施方式的存储阵列。
11.图3绘示图2所示存储阵列在bcam模式下且“匹配”情况发生时的搜寻操作。
12.图4绘示图2所示存储阵列在bcam模式下且“不匹配”情况发生时的搜寻操作。
13.图5绘示图2所示存储阵列在tcam模式下，当第一类逻辑值储存于所述数据存储器件中并且发生“匹配”情况时的搜寻操作。
14.图6绘示图2所示存储阵列在tcam模式下，当所述第一类逻辑值储存于所述数据存储器件中并且发生“不匹配”情况时的搜寻操作。
15.图7绘示图2所示存储阵列在tcam模式下，当第二类逻辑值储存于所述数据存储器件中并且发生“不匹配”情况时的搜寻操作。
16.图8绘示图2所示存储阵列在tcam模式下，当所述第二类逻辑值储存于所述数据存储器件中并且发生“匹配”情况时的搜寻操作。
17.图9绘示图2所示存储阵列在tcam模式下，当第三类逻辑值储存于所述数据存储器件中并且发生“匹配”情况时的搜寻操作。
18.图10绘示图2所示存储阵列在tcam模式下，当所述第三类逻辑值储存于所述数据存储器件中并且发生“不匹配”情况时的搜寻操作。
具体实施方式
19.下文的揭露内容提供了多种实施方式或例示，期能用以实现本揭露内容的不同特征。下文所述的元件/组件与配置方式的具体例子旨在简化本揭露内容。当可想见，这些叙述仅为例示，其本意并非用以限制本技术内容。举例来说，在下文的描述中，将第一特征形成于第二特征上或之上，可能包括第一与第二特征彼此直接接触的某些实施例，且也可能包括还有额外的元件/组件形成于上述第一与第二特征间的某些实施例，而使得第一与第二特征可能没有直接接触。此外，本技术内容可能会在多个实施例中重复使用元件符号及/或标号。此种重复使用是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例及/或组态间的关系。
20.在本揭露内容中，“耦接”的不同时态指二或更多个装置或组件间的直接或间接连接。在一些情况下，至少两个装置或组件之间的耦接仅指它们之间的电性连接或导电连接，并且在经耦接的装置和组件之间可以存在居间特征。在另一些情况中，至少两个装置或组件之间的耦接可能涉及实际接触和/或电性连接。
21.在本揭露内容中，“启用(activate)”的不同时态指能使装置或组件(例如晶体管)操作。启用可涉及在晶体管(例如，在晶体管的栅极端子上)施加偏压电压，以使晶体管操作在导通状态(在本文中也称为启用状态)中，例如在饱和区或三极管区域中，而使晶体管就像一个已经打开的开关一样被“打开”。在某些情况下，晶体管需要一段时间才能达到导通状态。
22.在本揭露内容中，“停用(deactivate)”的不同时态指将装置或装置内的组件与外部导电特征断开的操作。停用可以涉及在晶体管上(例如，在晶体管的栅极端子上)施加偏压电压以使晶体管操作于非导通或断开状态(在本文中也称为失效状态)中，例如在截止区中，而使晶体管就像一个已经关断的开关一样被“关闭”。在某些情况下，晶体管需要一段时间才能达到非导通状态。然而，在一些实施例中，尽管停用操作切断了装置和外部特征之间的电性连接，但是装置或组件仍可以出于特定目的在内部节点保有电力。因此，停用操作不一定保证完全停止功耗。
23.在此处，“大约”、“大致”、“基本上”、“实质上”和“约”等词用于描述和说明较小的变异。当与事件或情况结合使用时，这些词汇用以指称事件或情况准确发生的情况以及事件或情况发生的非常近似的情况。
24.图1绘示根据本揭露内容某些实施方式的存储阵列100。存储阵列100由排列于行、列中的多个存储单元(memory cell)所组成，图中绘示16个存储单元作为例示，即，存储单元11至14、存储单元21至24、存储单元31至34以及存储单元41至44。所述存储阵列100的所述多个存储单元具有相同的结构。应注意到，为求简洁，图1并未绘示位线、字线以及周边组件(如读出放大器)，但这些组件会出现在后续图示与相关段落中。
25.存储阵列100能够在三种不同的模式下操作，包括双端口(dual-port)sram模式、bcam模式以及tcam模式。当存储阵列100操作于双端口sram模式下时，图1所示16个存储单元的每一者可作为双端口sram单位单元。当所述存储阵列100操作于bcam模式下，图1所示16个存储单元的每一者可作为bcam单位单元。
26.相较之下，当所述存储阵列100操作于tcam模式下，图1所示16个存储单元会以2:1的关系形成8个tcam单位单元。具体来说，存储单元11与存储单元12形成tcam单位单元1112；存储单元13与存储单元14形成tcam单位单元1314；存储单元21与存储单元22形成tcam单位单元2122；存储单元23与存储单元24形成tcam单位单元2324；存储单元31与所述存储单元32形成tcam单位单元3132；存储单元33与所述存储单元34形成tcam单位单元3334；存储单元41与存储单元42形成tcam单位单元4142；存储单元43与存储单元44形成tcam单位单元4344。
27.图2的概要电路图绘示根据本揭露内容一实施方式的存储阵列。图2仅绘示存储阵列100的部分但加入进一步的细节。由图2可以看出，存储单元11与所述存储单元12皆为典型8-t双端口sram单元。具体来说，存储单元11与存储单元12位在存储阵列100的相同列但不同行中。存储单元11包括数据存储器件s1。数据存储器件s1由两个反相器所组成，其各自包括负载晶体管m1(或m2)及驱动晶体管m3(或m4)。负载晶体管m1与m2，由p沟道晶体管所构成，其耦接至第一参考电压v1。驱动晶体管m3与m4，由n沟道晶体管所构成，其耦接至第二参考电压v2。在本实施方式中，第一参考电压v1大于第二参考电压v2。两个反相器彼此交互耦接，以构成闩锁器，而使得位于第一端(即，数据节点)t1的电压和位于第二端(即，互补资料节点)t2的电压形成代表数据位的一对互补逻辑值(即，一对“1”与“0”，或一对“0”与“1”)。请注意到，在本揭露内容中，所述存储单元中，第一端t1与第二端t2分别为逻辑高位(“1”)与逻辑低位(“0”)代表具有逻辑高位(“1”)的数据位，而第一端t1与第二端t2分别为逻辑低位(“0”)与逻辑高位(“1”)则代表具有逻辑低位(“0”)的数据位。
28.存储单元11可通过两组独立的控制线来存取。第一组控制线包括位线(bit line)
bl1、互补位线(complementary bit line)blb1以及字线(word line)wl1。第二组控制线包括位线bl2、互补位线blb2以及字线wl2。位线bl1耦接至存储单元11的第一端口。互补位线blb1耦接至存储单元11的第一互补端口。位线bl2耦接至存储单元11的第二端口。所述互补位线blb2耦接至存储单元11的第二互补端口。
29.存取晶体管m1耦接于位线bl1与数据存储器件s1的第一端t1之间。存取晶体管m2耦接于互补位线blb1与数据存储器件s1的第二端t2之间。存取晶体管m3耦接于位线bl2与数据存储器件s1的第一端t1之间。存取晶体管m4耦接于互补位线blb2与数据存储器件s1的第二端t2之间。字线wl1用以选择性地使能数据存储器件s1通过存取晶体管m1与存取晶体管m2来进行存取。字线wl2用以选择性地使能数据存储器件s1通过存取晶体管m3与存取晶体管m4来进行存取。
30.当存储阵列100操作于双端口sram模式下并进行写入操作时，会使字线wl1生效(asserted)以启用存取晶体管m1与存取晶体管m2，因而使数据能由位线bl1与互补位线blb1传输至数据存储器件s1；或是，使字线wl2生效以启用存取晶体管m3与存取晶体管m4，因而使数据能由位线bl2与互补位线blb2传输至数据存储器件s1。
31.当存储阵列100操作于双端口sram模式下并进行读取操作时，位线bl1、bl2与互补位线blb1、blb2开始被预充电(pre-charge)至逻辑高位(“1”)。在预充电之后，字线wl1被生效而启用存取晶体管m1与存取晶体管m2，使数据能由数据存储器件s1传输至位线bl1与互补位线blb1；或是，字线wl2被生效而启用存取晶体管m3与存取晶体管m4，使数据能由数据存储器件s1传输至位线bl2与互补位线blb2。
32.在本实施方式中，比较器sc1用以根据位线bl1的逻辑电平与参考电压v3来产生感测结果os1，而比较器sc2则用以根据互补位线blb2的逻辑电平与参考电压v3来产生感测结果os2。比较器sc1与sc2可由晶体管构成。如图2所示，比较器sc1与sc2可各自用以感测非反相输入(+)与反相输入(-)间的电压差。可将比较器sc1或sc2实作成电压模式、电流模式、电荷转移模式或与其相似者。在本实施方式中，比较器sc1与sc2为单端读出放大器。
33.应注意参考电压的电压电平v3低于逻辑高位(“1”)的电压电平且高于逻辑低位(“0”)的电压电平。若位于数据存储器件s1的第一端t1的数据位的逻辑值为逻辑高位(“1”)，当通过存取晶体管m1将数据位由数据存储器件s1读出至位线bl1时，位线bl1保持在逻辑高位(“1”)，且其电压电平高于参考电压v3，因此，感测结果os1变为逻辑高位(“1”)。相反地，若位于数据存储器件s1的第一端t1的数据位的逻辑值为逻辑低位(“0”)，当通过存取晶体管m1将数据位由数据存储器件s1读出至位线bl1时，所述位线bl1会降低至逻辑低位(“0”)，且其电压电平低于参考电压v3，因此，感测结果os1变为逻辑低位(“0”)。
34.同样地，若位于数据存储器件s1的第二端t2的数据位的互补逻辑值为逻辑高位(“1”)，当通过存取晶体管m4将数据位由数据存储器件s1读出至互补位线blb2时，互补位线blb2保持在逻辑高位(“1”)，且其电压电平高于参考电压v3，因此，感测结果os2变为逻辑高位(“1”)。相反地，若位于数据存储器件s1的第二端t2的数据位的互补逻辑值为逻辑低位(“0”)，当通过存取晶体管m4将数据位由数据存储器件s1读出至互补位线blb2时，互补位线blb2会降低至逻辑低位(“0”)，且其电压电平低于参考电压v3，因此，感测结果os2变为逻辑低位(“0”)。
35.如上所述，存储单元12与存储单元11的结构大致上相同。存储单元12包括数据存
储器件s2，可通过两组独立的控制线来存取。第一组控制线包括位线bl3、互补位线blb3以及字线wl1。第二组控制线包括位线bl4、互补位线blb4以及字线wl2。存取晶体管m5耦接于位线bl3以及数据存储器件s2的第一端t1之间。存取晶体管m6耦接于于所述互补位线blb3以及数据存储器件s2的第二端t2之间。存取晶体管m7耦接于位线bl4以及数据存储器件s2的第一端t1之间。存取晶体管m8耦接于互补位线blb4以及数据存储器件s2的第二端t2间。字线wl1用以选择性地使能数据存储器件s2通过存取晶体管m5与存取晶体管m6进行存取。字线wl2用以选择性地使能数据存储器件s2通过存取晶体管m7与存取晶体管m8进行存取。比较器sc3用以根据位线bl3的逻辑电平与参考电压v3来产生感测结果os3；比较器sc4用以根据的互补位线blb4的逻辑电平与参考电压v3来产生感测结果os4。比较器sc3与sc4可由晶体管构成。比较器sc3与sc4可各自用以感测非反相输入(+)与反相输入(-)间的电压差。可将比较器sc3或sc4实作成电压模式、电流模式、电荷转移模式或与其相似者。在本实施方式中，所述比较器sc3或sc4为单端读出放大器。
36.上文说明关于所述存储阵列100的双端口sram模式的操作。尚未讨论逻辑电路l1、l2与l3，因为逻辑电路l1与l2是用于bcam模式与tcam模式下。逻辑电路l3仅用于tcam模式下。以下段落将讨论存储阵列100在bcam模式与tcam模式下的操作。
37.如上文所述，当存储阵列100操作于双端口sram模式下时，每一个存储单元独立地储存数据位。这亦适用于bcam模式。当存储阵列100操作于bcam模式下时，其有效容量与在双端口sram模式下的有效容量相同。但是，当所述存储阵列100操作于tcam模式下时，其有效容量仅有双端口sram模式有效容量的一半。
38.图3绘示图2所示存储阵列在bcam模式下且“匹配(match)”情况发生时的搜寻操作。图4绘示图2所示存储阵列在bcam模式下且“不匹配(mismatch)”情况发生时的搜寻操作。简言之，当存储阵列100操作于bcam模式下并进行搜寻操作时，由逻辑电路l1产生的逻辑输出ol1显示以下两种情况是否皆已符合：一种情况是字线wl1的逻辑电平与位于数据存储器件s1的第一端t1的逻辑值相匹配；另一种情况是，字线wl2的逻辑电平与位于数据存储器件s1的第二端t2的互补逻辑值相匹配。在本实施方式中，逻辑电路l1由与门(and gate)所实作。然而，本揭露内容不限于此。在某些实施方式中，可使用其他组合式电路。举例来说，可利用与非门(nand gate)来取代与门。
39.在bcam模式下，存储阵列100的每个存储单元可以通过写入操作而储存数据位。当搜寻操作开始时，位线bl1、bl2以及互补位线blb1、blb2开始进行预充电至逻辑高位(“1”)，其进行方式与在上述双端口sram模式下的读取操作相同。在预充电之后，字线wl1以及wl2将做为搜寻线之用。为求清楚，图3的一部分以粗体文字与线条标记。如图所示，数据存储器件s1所处的情况是位于第一端t1的逻辑值与位于第二端t2的互补逻辑值分别为逻辑高位(“1”)与逻辑低位(“0”)。当字线wl1为逻辑高位(“1”)且字线wl2为逻辑低位(“0”)时，存取晶体管m1被启用且存取晶体管m4被停用。由于位于第一端t1的逻辑值为逻辑高位(“1”)，在存取晶体管m1启用后，位线bl1的逻辑值保持在逻辑高位(“1”)。另一方面，存取晶体管m4被停用，所以第二端t2的逻辑低位(“0”)不会拉低互补位线blb2，互补位线blb2的逻辑值故而保持在逻辑高位(“1”)。在图3的情况中，感测结果os1与os2皆为逻辑高位(“1”)，因此，逻辑输出ol1为逻辑高位(“1”)，这代表出现“匹配”的情况。
40.参照图4，数据存储器件s1具有与图3所示相同的情况，但搜寻条件不同。同样地，
图4的一部分以粗体字体与线条标记。由图4可以看出，字线wl1为逻辑高位(“0”)且字线wl2为逻辑低位(“1”)，因此，存取晶体管m1被停用且存取晶体管m4被启用。由于存取晶体管m1被停用，位线bl1的逻辑值保持在逻辑高位(“1”)。另一方面，位于第二端t2的逻辑值为逻辑低位(“0”)，在存取晶体管m4被启用后，其可拉低互补位线blb2至逻辑低位(“0”)。所以在图4的情况中，感测结果os1与os2分别为逻辑高位(“1”)与逻辑低位(“0”)，导致逻辑输出ol1为逻辑低位(“0”)，代表发生了“不匹配”的情况。
41.综上所述，当字线wl1与wl2的逻辑值分别与位于数据存储器件s1的第一端t1与第二端t2的逻辑值相匹配时，会发生“匹配”的情况，否则，则会出现“不匹配”的情况。
42.图5绘示图2所示存储阵列在tcam模式下，当第一类逻辑值储存于所述数据存储器件中并且发生“匹配”情况时的搜寻操作。图6绘示图2所示存储阵列在tcam模式下，当所述第一类逻辑值储存于所述数据存储器件中并且发生“不匹配”情况时的搜寻操作。图7绘示图2所示存储阵列在tcam模式下，当第二类逻辑值储存于所述数据存储器件中并且发生“不匹配”情况时的搜寻操作。图8绘示图2所示存储阵列在tcam模式下，当所述第二类逻辑值储存于所述数据存储器件中并且发生“匹配”情况时的搜寻操作。图9绘示图2所示存储阵列在tcam模式下，当第三类逻辑值储存于所述数据存储器件中并且发生“匹配”情况时的搜寻操作。图10绘示图2所示存储阵列在tcam模式下，当所述第三类逻辑值储存于所述数据存储器件中并且发生“不匹配”情况时的搜寻操作。
43.简言之，当存储阵列100操作于所述tcam模式并进行搜寻操作时，由逻辑电路l3产生的逻辑输出ol3显示两种情况是否皆已符合。一种情况是字线wl2的逻辑电平与位于数据存储器件s1的第二端t2的互补逻辑值相匹配；另一种情况是，字线wl1的逻辑电平与位于数据存储器件s2的第一端t1的逻辑值相匹配。在本实施方式中，逻辑电路l3由与门所实作。然而，本揭露内容不限于此。在某些实施方式中，可使用其他组合式电路。举例来说，可利用与非门来取代与门。
44.在tcam模式下，存储阵列100的每个存储单元可以通过写入操作而存放数据位，但这些存储单元必须以成对的方式来操作。举例来说，存储单元11与存储单元12一起形成tcam单位单元1112，且数据存储器件s1与s2的储存情况被共同视为代表逻辑值。具体来说，数据存储器件s1与s2的数据位皆为逻辑高位(“1”)时，代表tcam单位单元1112整体的逻辑值为逻辑高位(“1”)；数据存储器件s1与s2的数据位皆为逻辑低位(“0”)时，代表tcam单位单元1112整体的逻辑值为逻辑低位(“0”)；数据存储器件s1的数据位为逻辑低位(“0”)且数据存储器件s2的数据位为逻辑高位(“1”)时，代表tcam单位单元1112整体的逻辑值为“无关”。
45.在tcam模式下，当搜寻操作开始时，位线bl1至bl4以及互补位线blb1至blb4开始进行预充电至逻辑高位(“1”)，其进行方式与在上述双端口sram模式下的读取操作相同。在预充电之后，字线wl1以及wl2将做为搜寻线之用。如图5中粗体文字与线条标记所示，数据存储器件s1所处的情况是位于第一端t1的逻辑值与位于第二端t2的互补逻辑值分别为逻辑高位(“1”)与逻辑低位(“0”)；数据存储器件s2的情况与数据存储器件s1完全相同。如上所述，在此情况中，tcam单位单元1112整体储存的逻辑值为逻辑高位(“1”)。
46.当字线wl1为逻辑高位(“1”)且字线wl2为逻辑低位(“0”)时，存取晶体管m4被停用且存取晶体管m5被启用。存取晶体管m4被停用，所以位于数据存储器件s1的第二端t2的逻
辑低位(“0”)不会拉低互补位线blb2，互补位线blb2的逻辑值故而保持在逻辑高位(“1”)。另一方面，由于位于数据存储器件s2的第一端t1的逻辑值为逻辑高位(“1”)，在存取晶体管m5被启用之后，位线bl3的逻辑值保持在逻辑高位(“1”)。在图5的情况中，感测结果os2与os3皆为逻辑高位(“1”)，因此，逻辑输出ol3为逻辑高位(“1”)，这代表出现“匹配”的情况。
47.参照图6，数据存储器件s1具有与图5所示相同的情况，但搜寻条件不同。为了帮助理解下文的叙述，图6的一部分以粗体字体与线条标记。由图中可以看出，字线wl1为逻辑低位(“0”)且字线wl2为逻辑高位(“1”)，因此，存取晶体管m4被启用且存取晶体管m5被停用。位于数据存储器件s1的第二端t的逻辑值为逻辑低位(“0”)，在存取晶体管m4被启用后，其可拉低互补位线blb2至逻辑低位(“0”)。另一方面，由于存取晶体管m5被停用，位线bl3的逻辑值保持在逻辑高位(“1”)。所以在图6的情况中，感测结果os2与os3分别为逻辑低位(“0”)与逻辑高位(“1”)，导致逻辑输出ol3为逻辑低位(“0”)，其代表发生了“不匹配”的情况。
48.综上所述，当数据存储器件s1与s2的数据位皆为逻辑高位(“1”)时，即，tcam单位单元1112整体的数据值为逻辑高位(“1”)，只有当字线wl1与wl2的逻辑值分别是逻辑高位(“1”)与逻辑低位(“0”)时，才会出现“匹配”的情况。
49.如图7的粗体字体与线条所示，数据存储器件s1所处的情况是位于第一端t1的逻辑值与位于第二端t2的互补逻辑值分别为逻辑低位(“0”)与逻辑高位(“1”)；数据存储器件s2的储存情况与数据存储器件s1的储存情况完全相同。如上文所述，在此情况中，tcam单位单元1112整体储存的逻辑值为逻辑低位(“0”)。
50.当字线wl1为逻辑高位(“1”)且字线wl2为逻辑低位(“0”)时，存取晶体管m4被停用与存取晶体管m5被启用。由于存取晶体管m4被停用，互补位线blb2的逻辑值保持在逻辑高位(“1”)。另一方面，位于数据存储器件s2的第一端t1的逻辑值为逻辑低位(“0”)，在存取晶体管m5被启用后，其可拉低位线bl3。在图7的情况中，感测结果os2与os3分别为逻辑高位(“1”)与逻辑低位(“0”)，因此逻辑输出ol3为逻辑低位(“0”)，这代表出现“不匹配”的情况。
51.参照图8，数据存储器件s1与s2的情况与图7所示相同，但搜寻条件不同。为了帮助理解下文的叙述，图8的一部分以粗体字体与线条标记。如图所示，字线wl1为逻辑低位(“0”)且字线wl2为逻辑高位(“1”)，因此，存取晶体管m4被启用且存取晶体管m5被停用。因为位于数据存储器件s1的第二端t的逻辑值为逻辑高位(“1”)，在存取晶体管m4被启用后，互补位线blb2的逻辑值保持在逻辑高位(“1”)。另一方面，由于存取晶体管m5被停用，位线bl3的逻辑值保持在逻辑高位(“1”)。所以在图8的情况中，感测结果os2与os3皆为逻辑高位(“1”)，导致逻辑输出ol3为逻辑高位(“1”)，其代表发生了“匹配”的情况。
52.综上所述，当数据存储器件s1与s2的数据位皆为逻辑低位(“0”)时，即，tcam单位单元1112整体的数据值为逻辑低位(“0”)，只有当字线wl1与wl2的逻辑值分别是逻辑低位(“0”)与逻辑高位(“1”)时，才会出现“匹配”的情况。
53.如图9的粗体字体与线条所示，数据存储器件s1所处的情况是位于第一端t1的逻辑值与位于第二端t2的互补逻辑值分别为逻辑低位(“0”)与逻辑高位(“1”)；数据存储器件s2的储存情况与数据存储器件s1的储存情况完全相反。如上文所述，在此情形中，tcam单位单元1112整体储存的逻辑值为“无关”。
54.当字线wl1为逻辑高位(“1”)且字线wl2为逻辑低位(“0”)时，存取晶体管m4被停用且存取晶体管m5被启用。由于存取晶体管m4被停用，互补位线blb2的逻辑值保持在逻辑高
位(“1”)。另一方面，由于位于数据存储器件s2的第一端t1的逻辑值为逻辑高位(“1”)，当存取晶体管m5被启用时，位线bl3的逻辑值保持在逻辑高位(“1”)。在图9的情况中，感测结果os2与os3皆为逻辑高位(“1”)，因此逻辑输出ol3为逻辑高位(“1”)，这代表出现“匹配”的情况。
55.参照图10，数据存储器件s1与s2的情况与图9所示相同，但搜寻条件不同。为了帮助理解下文的叙述，图10的一部分以粗体字体与线条标记。在图10中，字线wl1为逻辑低位(“0”)且字线wl2为逻辑高位(“1”)，因此，存取晶体管m4被启用且存取晶体管m5被停用。因为位于数据存储器件s1的第二端t的逻辑值为逻辑高位(“1”)，在存取晶体管m4被启用后，互补位线blb2的逻辑值保持在逻辑高位(“1”)。另一方面，由于存取晶体管m5被停用，位线bl3的逻辑值保持在逻辑高位(“1”)。所以，在图10的情况中，感测结果os2与os3皆为逻辑高位(“1”)，导致逻辑输出ol3为逻辑高位(“1”)，其代表发生了“匹配”的情况。
56.有鉴于此，当数据存储器件s1的数据位为逻辑低位(“0”)且数据存储器件的数据位为逻辑高位(“1”)时，即，tcam单位单元1112整体的数据值为“无关”时，若字线wl1与wl2的逻辑值分别是逻辑低位(“0”)与逻辑高位(“1”)，就会出现“匹配”的情况，反之亦然。
57.本揭露内容的存储阵列100可重新配置以便在sram、bcam与tcam模式间切换，且在sram与bcam模式下的容量为在tcam模式下容量的两倍。如此一来，存储阵列100在弹性以及容量运用上远高于既有存储阵列。在某些实施方式中，可将存储阵列100包括于半导体芯片中。
58.上文概述了数个实施方式的特征，以使本领域技术人员能够更加地理解本揭露内容的不同态样。本领域技术人员当可理解，其可轻易地利用本揭露内容为基础来设计或改变其他流程与结构，以达成与此处所述实施方式相同的目的及/或实现相同的优点。本领域技术人员当可理解，此种均等的建构并未悖离本揭露内容的精神与范围，且其进行各种修改、替换与改变，而不至于悖离本揭露内容的精神与范围。