存储器装置和存储器装置的操作方法与流程

1.本公开的各种实施方式总体上涉及电子装置，并且更具体地，涉及存储器装置和存储器装置的操作方法。


背景技术：

2.存储器系统是使用诸如硅(si)、锗(ge)、砷化镓(gaas)、磷化铟(inp)等的半导体来实施的储存装置。存储器系统被分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置是存储在其中的数据在其电力供应中断时丢失的存储器装置。易失性存储器装置的代表性示例包括静态ram(sram)、动态ram(dram)、同步dram(sdram)等。非易失性存储器装置是即使在其电力供应中断时也保持存储在其中的数据的存储器装置。非易失性存储器装置的代表性示例包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存、相变随机存取存储器(pram)、磁ram(mram)、电阻式ram(rram)、铁电式ram(fram)等。闪存主要分为nor型存储器和nand型存储器。


技术实现要素：

3.根据实施方式，存储器装置可以包括：多个存储器单元，其联接在多条字线和多条位线之间；控制电路，其适用于执行包括编程操作和验证操作的编程循环，编程操作包括对多条字线当中的被选字线的编程电压施加操作和对多条位线的位线设置操作，验证操作根据预定顺序将(n-1)个第一验证电压施加到被选字线以针对被选字线中包括的多个存储器单元中的每一个检查n种类型的第一编程状态；以及控制逻辑，其适用于对控制电路进行控制以重复执行编程循环，直到完成针对被选字线的编程，并且对控制电路进行控制以根据执行第一编程循环中包括的验证操作的结果在第二编程循环中包括的位线设置操作中将n种类型的列电压中的任何一种施加到多条位线中的每一条，其中，“n”是等于或大于4的自然数。
4.根据实施方式，一种存储器装置的操作方法可以包括：执行包括编程操作和验证操作的编程循环，编程操作包括对多条字线当中的被选字线的编程电压施加操作和对多条位线的位线设置操作，验证操作根据预定顺序将(n-1)个第一验证电压施加到被选字线以针对被选字线中包括的多个存储器单元中的每一个检查n种类型的第一编程状态；以及重复地执行编程循环，直到完成针对被选字线的编程，并且根据执行第一编程循环中包括的验证操作的结果在第二编程循环中包括的位线设置操作中将n种类型的列电压中的任何一种施加到多条位线中的每一条，其中，“n”是等于或大于4的自然数。
5.根据实施方式，一种存储器装置的编程操作方法，该存储器装置执行多个编程循环直到完成针对多条字线当中的被选字线的编程，其中，每个编程循环可以包括：根据输入到页缓冲器的n种类型的m位设置码的值生成n种类型的列电压中的任何一种，并且在位线设置操作中将生成的列电压施加到多条位线中的每一条；在编程电压施加操作中针对被选字线施加编程电压；在验证操作中根据预定顺序将(n-1)个第一验证电压施加到被选字线
以针对被选字线中包括的多个存储器单元中的每一个检查n种类型的第一编程状态；以及基于根据预定顺序向被选字线施加(n-1)个第一验证电压的结果，确定在随后的编程循环的位线设置操作中要输入到页缓冲器的n种类型的m位设置码的值，其中，“n”是等于或大于4的自然数，并且“m”是等于或大于2的自然数。
附图说明
6.图1是例示根据实施方式的存储器系统的图。
7.图2是例示图1所示的存储器装置的详细图。
8.图3是例示图2所示的存储块的详细图。
9.图4是例示根据实施方式的图2所示的存储器装置的详细图。
10.图5是例示根据实施方式的三重验证pgm(tpgm)操作的图。
11.图6是例示根据实施方式的tpgm操作中的状态模式的图。
12.图7是例示根据实施方式的包括tpgm操作的增量步进脉冲编程操作的图。
13.图8是例示根据另一实施方式的tpgm操作的图。
14.图9是例示根据第一实施方式的页缓冲器电路的配置的图。
15.图10是例示根据第一实施方式的图9所示的页缓冲器电路的操作的图。
16.图11是例示根据第二实施方式的页缓冲器电路的配置的图。
17.图12是例示根据第二实施方式的图11所示的页缓冲器电路的操作的图。
18.图13是例示根据第三实施方式的页缓冲器电路的配置的图。
19.图14是例示根据第三实施方式的图13所示的页缓冲器电路的操作的图。
20.图15是例示根据第四实施方式的页缓冲器电路的配置的图。
21.图16是例示根据第四实施方式的图15所示的页缓冲器电路的操作的图。
具体实施方式
22.下面参照附图描述本公开的各种实施方式。然而，本公开的元件和特征可以被不同地配置或布置以形成其它实施方式，这些其它实施方式可以是所公开的实施方式中的任何一个的变型。
23.在本公开中，对包括于“一个实施方式”、“示例实施方式”、“实施方式”、“另一实施方式”、“一些实施方式”、“各种实施方式”、“其它实施方式”、“另选的实施方式”等中的各种特征(例如，元件、结构、模块、组件、步骤、操作、特性等)的引用旨在表示任何这样的特征包括于本公开的一个或更多个实施方式中，但是可以或可能不一定组合在同一实施方式中。
24.在本公开中，术语“包括”、“包括于”、“包含”和“包含于”是开放式的。如在所附权利要求中使用的，这些术语指定了所提及的元素的存在并且不排除一个或更多个其它元素的存在或添加。权利要求中的术语不排除设备包括附加组件(例如，接口单元、电路等)。
25.在本公开中，各种单元、电路或其它组件可以被描述或要求保护为“被配置为”执行任务或多个任务。在这种上下文中，“被配置为”用于通过指示块/单元/电路/组件包括在操作期间执行一个或更多个任务的结构(例如，电路)来暗示结构。这样，即使当指定的块/单元/电路/组件当前未操作(例如，未打开或未被激活)时，块/单元/电路/组件也可以被称为被配置为执行任务。与“被配置为”语言一起使用的块/单元/电路/组件包括硬件，例如，
电路、存储可执行以实现操作的程序指令的存储器等。附加地，“被配置为”可以包括通用结构(例如，通用电路)，其由软件和/或固件(例如，fpga或执行软件的通用处理器)操纵，从而以能够执行所讨论的任务的方式操作。“被配置为”还可以包括将制造工艺(例如，半导体制造设施)适配为制造实现或执行一个或更多个任务的装置(例如，集成电路)。
26.如本公开中使用的，术语“电路”或“逻辑”是指以下中的全部：(a)纯硬件电路实现(诸如，仅在模拟和/或数字电路中的实现)，和(b)电路和软件(和/或固件)的组合，诸如(如果适用)：(i)处理器的组合或(ii)一起工作以使设备(诸如，移动电话或服务器)执行各种功能的处理器/软件的部分(包括数字信号处理器)、软件和存储器，以及(iii)诸如微处理器或微处理器的一部分之类的需要软件或固件(即使软件或固件物理上不存在)才能运行的电路。“电路”或“逻辑”的该定义适用于该术语在本技术中(包括在任何权利要求中)的所有使用。作为另一示例，如本技术中所使用的，术语“电路”或“逻辑”还涵盖仅处理器(或多个处理器)、或处理器的一部分及其(或它们的)随附软件和/或固件的实现。术语“电路”或“逻辑”还涵盖，例如以及如果适用于特定的权利要求元素，用于储存装置的集成电路。
27.如本文所用，术语“第一”、“第二”、“第三”等用作这些术语后面的名词的标签，并不暗示任何类型的排序(例如，空间、时间、逻辑等)。术语“第一”和“第二”并不一定暗示第一值必须在第二值之前写入。此外，尽管本文可以使用这些术语来标识各种元素，但是这些元素不受这些术语的限制。这些术语用于将一个元素与否则将具有相同或相似名称的另一元素区分开。例如，第一电路可以与第二电路区分开。
28.此外，术语“基于”用于描述影响确定的一个或更多个因素。该术语不排除可以影响确定的附加因素。也就是说，确定可以仅基于那些因素或至少部分地基于那些因素。例如，短语“基于b确定a”。虽然在这种情况下，b是影响a的确定的因素，但这样的短语并不排除a的确定也基于c。在其它情况下，可以仅基于b确定a。
29.在本文中，数据的项、数据项、数据条目或数据的条目可以是位序列。例如，数据项可以包括文件的内容、文件的一部分、存储器中的页、面向对象编程中的对象、数字消息、数字扫描的图像、视频或音频信号的一部分、元数据或可以由位序列表示的任何其它实体。根据实施方式，数据项可以包括离散对象。根据另一实施方式，数据项可以包括两个不同组件之间的传输分组内的信息单元。
30.本公开的各种实施方式涉及具有提高的编程操作性能的存储器装置及其操作方法。
31.多个页缓冲器中的每一个可以包括：nmos晶体管，其适用于响应于具有预定电平和(m-k+1)种类型的选择电平中的任何一种的电压施加信号而将位线联接到感测节点；以及联接控制单元，其适用于响应于输入到m个锁存器的n种类型的m位设置码中的每一种而将接地电压端子和具有低于预定电平的顺序电平(sequential level)的k种类型的电源电压端子中的任何一种联接到感测节点，其中，“k”是等于或大于“m”的自然数。
32.在位线设置操作期间，控制逻辑可以对控制电路进行控制以生成具有预定电平和(m-k+1)种类型的选择电平中的任何一种的电压施加信号，并且将电压施加信号输入到多个页缓冲器中的每一个中包括的nmos晶体管，并且对控制电路进行控制以将多个m位设置码中的每一个输入到多个页缓冲器中的每一个中包括的m个锁存器，并且通过联接控制单元将感测节点联接到接地电压端子以及k种类型的电源电压端子中的任何一种。
33.从本公开中可获得的这些技术问题不限于本文描述的那些，并且本公开所属领域的技术人员将根据以下描述清楚地理解本文没有描述的其它技术问题。
34.图1是例示根据实施方式的存储器系统的图。
35.参照图1，数据处理系统100可以包括与存储器系统110接合或可操作地联接的主机102。
36.主机102可以包括诸如移动电话、mp3播放器、膝上型计算机等的便携式电子装置以及诸如台式计算机、游戏机、电视(tv)、投影仪等的电子装置中的任何一个。
37.主机102还包括至少一个操作系统(os)，其可以总体地管理和控制在主机102中执行的功能和操作。os可以在与存储器系统110接合的主机102和使用存储器系统110的用户之间提供互操作性。os可以支持与用户的请求相对应的功能和操作。通过示例的方式而非限制，可以根据主机102的移动性将os分类为通用操作系统和移动操作系统。根据系统需求或用户的环境，通用操作系统可以分为个人操作系统和企业操作系统。包括windows和chrome的个人操作系统可以经受用于一般用途的支持服务。但是企业操作系统可以专门用于保护和支持高性能，包括windows服务器、linux、unix等。此外，移动操作系统可以包括android、ios、windows mobile等。移动操作系统可以经受用于移动性的支持服务或功能(例如，省电功能)。主机102可以包括多个操作系统。主机102可以运行与用户的请求对应的与存储器系统110互锁的多个操作系统。主机102可以将对应于用户的请求的多个命令发送到存储器系统110中，由此在存储器系统110内执行与命令对应的操作。
38.存储器系统110可以包括控制器130和存储器装置150。存储器装置150可以存储要由主机102访问的数据。控制器130可以控制将数据存储在存储器装置150中的操作。
39.包括在存储器系统110中的控制器130和存储器装置150可以集成到单个半导体装置中，该单个半导体装置可以包括在如上文在示例中所讨论的各种类型的存储器系统中的任何一个中。
40.通过示例的方式而非限制，可以用ssd来实现控制器130和存储器装置150。当存储器系统110用作ssd时，连接到存储器系统110的主机102的操作速度可以比用硬盘实现的主机102的操作速度提高得更多。另外，控制器130和存储器装置150可以集成到一个半导体装置中以形成诸如pc卡(pcmcia)、紧凑型闪存卡(cf)之类的存储卡，诸如智能媒体卡(sm、smc)、记忆棒、多媒体卡(mmc、rs-mmc、mcmicro)、sd卡(sd、迷你sd、微型sd、sdhc)之类的存储卡、通用闪存等。
41.存储器系统110可以被配置为例如以下的一部分：计算机、超移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、web平板、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、便携式游戏机、导航系统、黑匣子、数码相机、数字多媒体广播(dmb)播放器、三维(3d)电视、智能电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、配置数据中心的储存器、能够在无线环境下发送和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、射频识别(rfid)装置或配置计算系统的各种组件之一。
42.存储器装置150可以是非易失性存储器装置，并且即使在不供应电力时也可以保持存储在其中的数据。存储器装置150可以通过写入操作存储由主机102提供的数据，并通
过读取操作将其中存储的数据提供给主机102。
43.存储器单元阵列可以包括多个存储块。每个存储块可以包括多个存储器单元。一个存储块可以包括多个页。在实施方式中，每个页可以是在存储器装置150中存储数据或者读取存储器装置150中存储的数据的单位。
44.存储块可以是对数据进行擦除的单位。在实施方式中，存储器装置150可以采用诸如双倍数据速率同步动态随机存取存储器(ddr sdram)、低功率双倍数据速率第四代(lpddr4)sdram、图形双倍数据速率(gddr)sdram、低功耗ddr(lpddr)sdram、rambus动态随机存取存储器(rdram)、nand闪存、垂直nand闪存、nor闪存装置、电阻式ram(rram)、相变存储器(pram)、磁阻式ram(mram)、铁电式ram(fram)或者自旋转移力矩ram(stt-ram)之类的多种另选形式。在本说明书中，为了便于描述，将在存储器装置150是nand闪存的假设下进行描述。
45.存储器装置150可以从控制器130接收命令和地址，并且可以访问由地址选择的存储器单元阵列的区域。也就是说，存储器装置150可以对通过地址选择的区域执行由命令指示的操作。例如，存储器装置150可以执行写入操作(即，编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置150可以将数据编程到通过地址选择的区域。在读取操作期间，存储器装置150可以从通过地址选择的区域中读取数据。在擦除操作期间，存储器装置150可以擦除存储在通过地址选择的区域中的数据。
46.控制器130控制存储器系统110的整体操作。
47.当向存储器系统110供电时，控制器130可以运行固件(fw)。当存储器装置150是闪存装置时，控制器130可以运行诸如闪存转换层(ftl)之类的固件以用于控制主机102和存储器装置150之间的通信。
48.在实施方式中，控制器130可以从主机102接收数据和逻辑块地址(lba)，并且可以将逻辑块地址转换成物理块地址(pba)，该物理块地址指示包括在存储器装置150中的并且要在其中存储数据的存储器单元的地址。在本说明书中，逻辑块地址(lba)和逻辑地址可以以相同的含义使用。在本说明书中，物理块地址(pba)和物理地址可以以相同的含义使用。
49.控制器130可以响应于从主机102接收到的请求而控制存储器装置150以使得执行编程操作、读取操作或擦除操作。在编程操作期间，控制器130可以向存储器装置150提供编程命令、物理块地址和数据。
50.在读取操作期间，控制器130可以向存储器装置150提供读取命令和物理块地址。在擦除操作期间，控制器130可以向存储器装置150提供擦除命令和物理块地址。
51.在实施方式中，控制器130可以与来自主机102的请求无关地，自主地生成命令、地址和数据，并且可以将命令、地址和数据发送到存储器装置150。例如，控制器130可以向存储器装置150提供命令、地址和数据以执行诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作之类的后台操作。
52.在实施方式中，控制器130可以控制两个或更多个存储器装置100。在这种情况下，控制器130可以依据交错方案控制存储器装置100以提高操作性能。交错方案可以是使至少两个存储器装置100的操作时段彼此重叠的操作方式。
53.主机102可以使用诸如通用串行总线(usb)、串行at附件(sata)、串行附接scsi(sas)、高速芯片间(hsic)、小型计算机系统接口(scsi)、外围组件互连(pci)、快速pci
(pcie)、快速非易失性存储器(nvme)、通用闪存(ufs)、安全数字(sd)、多媒体卡(mmc)、嵌入式mmc(emmc)、双列直插式存储器模块(dimm)、带寄存器的dimm(rdimm)和负载减小的dimm(lrdimm)通信方法之类的各种通信方法中的至少一种与存储器系统110通信。
54.图2是例示图1所示的存储器装置的详细图。
55.参照图2，存储器装置150可以包括存储器单元阵列151和控制电路152。
56.存储器单元阵列151可以包括多个存储块blk1至blkz。多个存储块blk1至blkz可以通过行线rl连接到地址解码器155。多个存储块blk1至blkz可以通过位线bl1至blm连接到页缓冲器组156。存储块blk1至blkz中的每一个可以包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。连接到同一字线的存储器单元可以定义为一页。因此，一个存储块可以包括多个页。
57.行线rl可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。
58.存储器单元阵列151中包括的存储器单元可以被配置为各自存储1位数据的单级单元(slc)、各自存储2位数据的多级单元(mlc)、各自存储3位数据的三级单元(tlc)或各自存储4位数据的四级单元(qlc)。
59.控制电路152可以被配置为对存储器单元阵列151的被选区域执行编程操作、读取操作或擦除操作。控制电路152可以驱动存储器单元阵列151。例如，控制电路152可以将各种操作电压施加到行线rl和位线bl1至blm，或对施加的电压进行放电。
60.控制电路152可以包括地址解码器155、电压发生器154、页缓冲器组156、数据输入/输出电路(数据i/o电路)157、感测电路158和控制逻辑153。
61.控制电路152可以驱动存储器单元阵列151。例如，控制电路152可以驱动存储器单元阵列151以执行编程操作、读取操作和擦除操作。
62.地址解码器155可以通过行线rl连接到存储器单元阵列151。行线rl可以包括漏极选择线、字线、源极选择线和公共源极线。
63.地址解码器155可以被配置为响应于控制逻辑153的控制而操作。地址解码器155可以从控制逻辑153接收地址radd。
64.地址解码器155可以被配置为对接收到的地址radd中的块地址进行解码。地址解码器155可以根据解码的块地址在存储块blk1至blkz当中选择至少一个存储块。地址解码器155可以被配置为对接收到的地址radd中的行地址进行解码。地址解码器155可以根据解码的行地址在被选存储块的字线当中选择至少一条字线。地址解码器155可以将从电压发生器154供应的操作电压vop施加到被选字线。
65.在编程操作期间，地址解码器155可以将编程电压施加到被选字线，并且将比编程电压具有更低电平的通过电压施加到未选字线。在编程验证操作期间，地址解码器155可以将验证电压施加到被选字线，并且将比验证电压具有更高电平的验证通过电压施加到未选字线。
66.在读取操作期间，地址解码器155可以将读取电压施加到被选字线，并且将比读取电压具有更高电平的读取通过电压施加到未选字线。
67.在实施方式中，可以以存储块为单位执行存储器装置150的擦除操作。在擦除操作期间输入到存储器装置150的地址addr可以包括块地址。地址解码器155可以对块地址进行解码，并且根据解码的块地址选择至少一个存储块。在擦除操作期间，地址解码器155可以
将接地电压施加到被选存储块的字线。
68.电压发生器154可以被配置为通过使用供应给存储器装置150的外部电源电压来生成多个操作电压vop。电压发生器154可以响应于控制逻辑153的控制而操作。
69.在实施方式中，电压发生器154可以调节外部电源电压，并且生成内部电源电压。由电压发生器154生成的内部电源电压可以用作存储器装置150的操作电压。
70.在实施方式中，电压发生器154可以通过使用外部电源电压或内部电源电压来生成多个操作电压vop。电压发生器154可以被配置为生成存储器装置150所需的各种电压。例如，电压发生器154可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压和多个未选读取电压。
71.电压发生器154可以包括多个泵送电容器，其接收内部电源电压，以生成具有各种电压电平的多个操作电压vop，并且通过响应于控制逻辑153的控制而选择性地激活多个泵送电容器来生成多个操作电压vop。
72.可以由地址解码器155将生成的操作电压vop供应给存储器单元阵列151。
73.页缓冲器组156可以包括多个页缓冲器pb1至pbm。多个页缓冲器pb1至pbm可以分别通过多条位线bl1至blm连接到存储器单元阵列151。多个页缓冲器pb1至pbm可以响应于控制逻辑153的控制而操作。
74.多个页缓冲器pb1至pbm可以与数据输入/输出电路157通信数据data。在编程操作期间，多个页缓冲器pb1至pbm可以通过数据输入/输出电路157和数据线dl接收要存储的数据data。
75.在编程操作期间，当编程电压被施加到被选字线时，多个页缓冲器pb1至pbm可以将通过数据输入/输出电路157接收的数据data通过位线bl1至blm发送到被选存储器单元。可以根据发送的数据data来对被选页的存储器单元进行编程。连接到被施加以编程允许电压(例如，接地电压)的位线的存储器单元可以具有升高的阈值电压。连接到被施加以编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可以被维持。在编程验证操作期间，多个页缓冲器pb1至pbm可以通过位线bl1至blm从被选存储器单元读取存储在存储器单元中的数据data。
76.在读取操作期间，页缓冲器组156可以通过位线bl从被选页的存储器单元读取数据data，并且将读取的数据data存储在多个页缓冲器pb1至pbm中。
77.在擦除操作期间，页缓冲器组156可以使位线bl浮置。在实施方式中，页缓冲器组156可以包括列选择电路。
78.数据输入/输出电路157可以通过数据线dl连接到多个页缓冲器pb1至pbm。数据输入/输出电路157可以响应于控制逻辑153的控制而操作。
79.数据输入/输出电路157可以包括接收输入到其的数据data的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路157可以从控制器130(参照图1)接收要存储的数据data。在读取操作期间，数据输入/输出电路157可以向控制器130(参照图1)输出从包括在页缓冲器组156中的多个页缓冲器pb1至pbm发送的数据data。
80.在读取操作或验证操作期间，感测电路158可以响应于由控制逻辑153生成的允许位vrybit而生成参考电流，并且通过将从页缓冲器组156接收的感测电压vpb与可归因于参考电流的参考电压进行比较来向控制逻辑153输出通过信号pass或失败信号fail。
81.控制逻辑153可以连接到地址解码器155、电压发生器154、页缓冲器组156、数据输入/输出电路157和感测电路158。控制逻辑153可以被配置为控制存储器装置150的整体操作。控制逻辑153可以响应于从外部装置发送的命令cmd而操作。
82.控制逻辑153可以响应于命令cmd和地址addr而生成各种信号，并且控制包括在控制电路152中的其它组件154至158。例如，控制逻辑153可以响应命令cmd和地址addr而生成操作信号opsig、地址radd、读写电路控制信号pbsignals和允许位vrybit。控制逻辑153可以将操作信号opsig输出到电压发生器154，将地址radd输出到地址解码器155，将读写电路控制信号pbsignals输出到页缓冲器组156，并且将允许位vrybit输出到感测电路158。此外，控制逻辑153可以响应于由感测电路158输出的通过信号pass或失败信号fail而确定验证操作是通过还是失败。
83.图3是例示图2所示的存储块的详细图。
84.参照图3，彼此平行布置的多条字线可以连接在第一选择线和第二选择线之间。第一选择线可以是源极选择线ssl，并且第二选择线可以是漏极选择线dsl。更具体地，存储块blki可以包括连接在位线bl1至blm和公共源极线csl之间的多个存储器单元串st。位线bl1至blm可以分别连接到存储器单元串st，并且公共源极线csl可以共同连接到存储器单元串st。由于存储器单元串st可以具有相同的配置，因此代表性地详细描述连接到第一位线bl1的存储器单元串st。
85.存储器单元串st可以包括串联连接在公共源极线csl和第一位线bl1之间的源极选择晶体管sst、多个存储器单元mc1至mc16和漏极选择晶体管dst。可以在一个存储器单元串st中包括至少一个漏极选择晶体管dst，并且可以包括比图中所示更多的源极选择晶体管sst和存储器单元mc1至mc16。
86.源极选择晶体管sst的源极可以连接到公共源极线csl，并且漏极选择晶体管dst的漏极可以连接到第一位线bl1。存储器单元mc1至mc16可以串联连接在源极选择晶体管sst和漏极选择晶体管dst之间。不同存储器单元串st中包括的源极选择晶体管sst的栅极可以连接到源极选择线ssl，不同存储器单元串st中包括的漏极选择晶体管dst的栅极可以连接到漏极选择线dsl，并且存储器单元mc1至mc16的栅极可以分别连接到多条字线wl1至wl16。不同存储器单元串st中包括的存储器单元当中的连接到同一字线的一组存储器单元可以被称为物理页pg。因此，可以在存储块blki中包括与字线wl1至wl16的数量一样多的物理页pg。
87.一个存储器单元可以存储1位数据。这通常称为单级单元(slc)。在这种情况下，一个物理页pg可以存储一个逻辑页(lpg)数据。一个逻辑页(lpg)数据可以包括与一个物理页pg中包括的单元的数量一样多的数据位。
88.一个存储器单元可以存储两位或更多位数据。在这种情况下，一个物理页pg可以存储两个或更多个逻辑页(lpg)数据。
89.图4是例示根据实施方式的图2所示的存储器装置150的详细图。
90.参照图4，存储器装置150可以包括存储器单元阵列151、编程和验证电路41、电压生成单元42和编程操作控制单元43。
91.参照图2描述的控制电路152可以包括编程和验证电路41。编程和验证电路41可以包括图2所示的地址解码器155和页缓冲器组156。参照图2描述的控制逻辑153可以包括编
程操作控制单元43。参照图2描述的电压发生器154可以包括电压生成单元42。也就是说，下面要描述的编程和验证电路41的操作可以是控制电路152的操作，并且编程操作控制单元43的操作可以是控制逻辑153的操作。
92.存储器单元阵列151可以包括多个存储器单元。存储器单元阵列151可以通过联接到多个存储器单元的字线wl联接到编程和验证电路41。存储器单元阵列151可以通过联接到多个存储器单元的位线bl联接到编程和验证电路41。字线wl和位线bl可以如图3中描述的那样交叉联接。
93.电压生成单元42可以响应于电压生成信号v_gen而生成对存储器单元进行操作所需的操作电压vop。在操作电压vop当中，施加到字线的电压可以是字线电压。电压生成单元42可以向编程和验证电路41提供生成的操作电压vop。
94.编程和验证电路41可以从电压生成单元42接收操作电压vop。编程和验证电路41可以生成n种类型的列电压以在位线设置操作期间施加到联接到被选字线的存储器单元的位线bl。“n”可以是等于或大于4的自然数。根据实施方式，假设“n”是4，编程和验证电路41可以生成4种类型的列电压以在位线设置操作期间施加到联接到被选字线的存储器单元的位线bl。编程和验证电路41可以根据位线控制信号bl_con和字线控制信号wl_con执行包括编程操作和验证操作的编程循环。
95.具体地，包括在编程循环中的编程操作可以是根据要存储在存储器单元中的数据将存储器单元的阈值电压升高到与目标编程状态对应的阈值电压的操作。包括在编程循环中的验证操作可以是验证是否已经对存储器单元适当地执行了编程操作的操作。也就是说，验证操作可以是检查已经执行了编程操作的存储器单元的阈值电压是否已经达到与编程操作的目标编程状态相对应的阈值电压的操作。
96.编程和验证电路41可以重复地执行编程循环，直到完成针对被选字线的编程。也就是说，编程和验证电路41可以重复地执行编程操作和验证操作，直到完成针对被选字线的编程。
97.编程和验证电路41可以根据位线控制信号bl_con来选择性地将n种类型的列电压施加到联接到存储器单元的每条位线bl。编程和验证电路41可以根据字线控制信号wl_con来选择性地将操作电压vop施加到联接到存储器单元的每条字线wl。
98.编程和验证电路41可以根据字线控制信号wl_con通过使用n-1个验证电压对存储器单元执行验证操作，以便验证被选择为编程目标的被选字线的一个目标编程状态。在本文中，“n”可以是等于或大于4的自然数。因此，编程和验证电路41可以根据字线控制信号wl_con通过使用l*(n-1)个验证电压对存储器单元执行验证操作，以便验证被选择为编程目标的被选字线的l个目标编程状态。在本文中，“l”可以是等于或大于1的自然数。
99.根据实施方式，假设“l”为2，编程和验证电路41可以在验证操作期间将n-1个第一验证电压依次施加到被选字线以便针对被选字线中包括的多个存储器单元中的每一个检查n种类型的第一编程状态。此外，编程和验证电路41可以在验证操作期间将n-1个第二验证电压依次施加到被选字线以便针对被选字线中包括的多个存储器单元中的每一个检查n种类型的第二编程状态。此时，假设与作为第一目标编程状态的第一编程状态对应的电平低于与作为第二目标编程状态的第二编程状态对应的电平，则n-1个第二验证电压的最大电平可以高于n-1个第一验证电压的最大电平。
100.根据实施方式，假设“n”为4且“l”为1，编程和验证电路41可以通过使用三个验证电压来执行验证4种类型的编程状态的验证操作，以便针对被选字线中包括的多个存储器单元中的每一个检查一个目标编程状态。
101.根据实施方式，假设“n”为4且“l”为2，编程和验证电路41可以执行以下编程操作：通过使用三个第一验证电压来验证4种类型的第一编程状态，以便检查作为被选字线中包括的多个存储器单元中的每一个的第一目标编程状态的第一编程状态，并且通过使用三个第二验证电压来验证4种类型的第二编程状态，以便检查作为被选字线中包括的多个存储器单元中的每一个的第二目标编程状态的第二编程状态。
102.以此方式，包括通过使用三个验证电压来验证四种类型的编程状态以验证一个目标编程状态的验证操作的编程循环可以被定义为三重验证pgm(tpgm)操作。
103.更具体地，假设“n”为4且“l”为1，编程和验证电路41可以通过使用三个验证电压(即，附加验证电压、预验证电压和主验证电压)来验证被选字线中包括的多个存储器单元中的每一个的4种类型的编程状态，以便针对被选字线检查一个目标编程状态。编程和验证电路41可以根据字线控制信号wl_con在附加验证操作期间将附加验证电压施加到被选字线。编程和验证电路41可以根据字线控制信号wl_con在预验证操作期间将预验证电压施加到被选字线。编程和验证电路41可以根据字线控制信号wl_con在主验证操作期间将主验证电压施加到被选字线。
104.根据实施方式，主验证电压可以是与编程操作的目标编程状态相对应的验证电压。预验证电压可以是用于验证对存储器单元执行编程操作的程度的电压，其电平低于主验证电压的电平。附加验证电压可以是用于验证对存储器单元执行编程操作的程度的电压，其电平低于预验证电压的电平。
105.作为对被选字线的存储器单元执行验证操作的结果，第一单元可以是具有低于附加验证电压的阈值电压的存储器单元。第二单元可以是具有高于附加验证电压且低于预验证电压的阈值电压的存储器单元。第三单元可以是具有高于预验证电压且低于主验证电压的阈值电压的存储器单元。编程禁止单元可以是具有高于主验证电压的阈值电压的存储器单元。
106.需要快速地执行对具有低于附加验证电压的阈值电压的第一单元的编程操作。对具有高于附加验证电压且低于预验证电压的阈值电压的第二单元的编程操作需要比对第一单元的编程操作更慢地执行。对具有高于预验证电压且低于主验证电压的阈值电压的第三单元的编程操作需要比对第二单元的编程操作更慢地执行。由于具有高于主验证电压的阈值电压的第四单元(即，编程禁止单元)处于作为目标编程状态的第一编程状态，并且已经完成对第四单元的编程，因此需要禁止对第四单元的编程操作。
107.包括在编程循环中的编程操作可以包括位线设置操作和编程电压施加操作。
108.位线设置操作可以是将与多条字线wl当中被选择为编程目标的被选字线的存储器单元联接的位线bl的电位设置为编程操作所需的电压的操作。
109.编程电压施加操作可以是将编程电压施加到被选字线的操作。可以在执行位线设置操作之后执行编程电压施加操作。编程电压施加操作的一些执行时段可以与位线设置操作的一些执行时段重叠。
110.电压生成单元42可以响应于电压生成信号v_gen而生成要施加到被选字线的编程
电压。
111.根据在编程循环的上述验证操作中针对被选字线中包括的多个存储器单元中的每一个验证n种类型的编程状态以便检查一个目标编程状态的结果，可以在随后的编程循环的编程操作中包括的位线设置操作中将n种类型的列电压中的任何一种施加到多条位线bl中的每一条。也就是说，根据在首先执行的第一编程循环的验证操作中针对被选字线中包括的多个存储器单元中的每一个验证n种类型的编程状态以便检查一个目标编程状态的结果，可以在要在后面执行的第二编程循环的编程操作中包括的位线设置操作中将n种类型的列电压中的任何一种施加到多条位线bl中的每一条。根据实施方式，假设“n”为4，根据在先前执行的第一编程循环的验证操作中针对被选字线中包括的多个存储器单元中的每一个验证4种类型的编程状态以便检查一个目标编程状态的结果，可以在后面执行的第二编程循环的编程操作中包括的位线设置操作中将4种类型的列电压中的任何一种施加到多条位线bl中的每一条。
112.更具体地，假设“n”为4，4种类型的列电压可以包括第一允许电压、第二允许电压、第三允许电压和禁止电压。第一允许电压可以具有比第二允许电压低的电压电平。第二允许电压可以具有比第三允许电压低的电压电平。第三允许电压可以具有比禁止电压低的电压电平。第一允许电压可以具有接地电压电平或低于接地电压电平的负电压电平。禁止电压可以是施加到联接到存储器单元的位线的电压，使得该存储器单元不被编程。禁止电压可以具有电源电压电平。
113.根据位线控制信号bl_con，编程和验证电路41可以在位线设置操作中将禁止电压施加到与被选字线中包括的多个存储器单元当中的编程禁止单元联接的位线。根据位线控制信号bl_con，编程和验证电路41可以在位线设置操作中将第一允许电压施加到与被选字线中包括的多个存储器单元当中具有低于附加验证电压的阈值电压的第一单元联接的位线。根据位线控制信号bl_con，编程和验证电路41可以在位线设置操作中将第二允许电压施加到与被选字线中包括的多个存储器单元当中具有高于附加验证电压且低于预验证电压的阈值电压的第二单元联接的位线。根据位线控制信号bl_con，编程和验证电路41可以在位线设置操作中将第三允许电压施加到与被选字线中包括的多个存储器单元当中具有高于预验证电压且低于主验证电压的阈值电压的第三单元联接的位线。
114.编程和验证电路41可以通过位线设置操作将n种类型的列电压中的任何一种施加到多条位线中的每条位线，然后根据字线控制信号wl_con通过编程电压施加操作将编程电压施加到被选字线。
115.根据实施方式，对第三单元的编程操作的强度可以低于对第二单元的编程操作的强度。同时，对第二单元的编程操作的强度可以低于对第一单元的编程操作的强度。可以根据施加编程脉冲的时间、施加编程脉冲的次数以及编程脉冲之间的电位差来确定编程强度。例如，在编程电压被施加到共同联接到第一单元至第三单元的被选字线的时段期间，具有接地电压电平的第一允许电压可以被施加到联接到第一单元的位线，具有高于接地电压电平的电平的第二允许电压可以被施加到联接到第二单元的位线，并且具有高于第二允许电压的电平的第三允许电压可以被施加到联接到第三单元的位线。在这种情况下，由于施加到第三单元的编程电压的电位差小于施加到第二单元的编程电压的电位差，所以对第三单元的编程操作的强度可以低于对第二单元的编程操作的强度。类似地，由于施加到第二
单元的编程电压的电位差小于施加到第一单元的编程电压的电位差，所以对第二单元的编程操作的强度可以低于对第一单元的编程操作的强度。
116.编程禁止单元的编程操作可以被限制。例如，在将编程电压施加到联接到编程禁止单元的被选字线的同时，可以将具有电源电压电平的禁止电压施加到联接到编程禁止单元的位线。在这种情况下，由于施加到编程禁止单元的编程电压的电位差变得小于用于升高存储器单元的阈值电压的电位差，所以用于升高编程禁止单元的阈值电压的编程操作可以被限制。
117.编程操作控制单元43可以向电压生成单元42提供用于控制编程操作或验证操作所需的操作电压vop的生成的电压生成信号v_gen。编程操作控制单元43可以向编程和验证电路41提供字线控制信号wl_con以用于控制由电压生成单元42生成的操作电压vop被选择性地施加到联接到存储器单元的每条字线wl。编程操作控制单元43可以向编程和验证电路41提供位线控制信号bl_con以用于控制由电压生成单元42生成的操作电压vop被选择性地施加到联接到存储器单元的每条位线bl。
118.根据实施方式，编程操作控制单元43可以在验证操作中生成电压生成信号v_gen并且向电压生成单元42提供电压生成信号v_gen，由此控制电压生成单元42生成n-1个验证电压。编程操作控制单元43可以在验证操作中生成字线控制信号wl_con并且向编程和验证电路41提供字线控制信号wl_con以将由电压生成单元42生成的n-1个验证电压依次施加到被选字线。
119.根据实施方式，在位线设置操作中，编程操作控制单元43可以生成电压生成信号v_gen并且向电压生成单元42提供电压生成信号v_gen，并且可以生成m位设置码并且向编程和验证电路41提供m位设置码，由此控制编程和验证电路41生成n种类型的列电压。编程操作控制单元43可以在位线设置操作的时段中生成位线控制信号bl_con并且向编程和验证电路41提供位线控制信号bl_con以将由编程和验证电路41生成的n种类型的列电压中的任何一种施加到多条位线中的每一条。
120.根据实施方式，编程操作控制单元43可以在编程电压施加操作中生成电压生成信号v_gen并且向电压生成单元42提供电压生成信号v_gen，由此控制电压生成单元42生成编程电压。编程操作控制单元43可以在编程电压施加操作中生成字线控制信号wl_con并且向编程和验证电路41提供字线控制信号wl_con以将由电压生成单元42生成的编程电压施加到被选字线。
121.图5是例示根据实施方式的三重验证pgm(tpgm)操作的图。
122.参照图5，tpgm操作可以是包括在执行编程操作之后通过使用三个验证电压pvt、pvp和pvm来验证四个编程状态以验证一个目标编程状态的验证操作的编程循环。这三个验证电压可以是附加验证电压pvt、预验证电压pvp和主验证电压pvm。主验证电压pvm可以是与编程操作的目标编程状态相对应的验证电压。附加验证电压pvt和预验证电压pvp中的每一个可以是用于验证对存储器单元执行编程操作的程度的电压，其电平低于主验证电压pvm的电平。
123.在图5中，假设存储器单元是各自存储一个数据位的单级单元(slc)。因此，对存储器单元的编程操作的目标编程状态可以是一个，即，编程状态program。
124.可以根据对存储器单元的编程操作的验证结果来确定状态模式。状态模式可以包
括第一状态模式pgm模式、第二状态模式tpgm模式、第三状态模式dpgm模式和禁止模式inhibit mode(禁止模式)。
125.由于第一存储器单元mc1的阈值电压低于附加验证电压pvt，所以第一存储器单元mc1的状态模式可以是第一状态模式pgm模式。由于第二存储器单元mc2的阈值电压高于附加验证电压pvt并且低于预验证电压pvp，所以第二存储器单元mc2的状态模式可以是第二状态模式tpgm模式。由于第三存储器单元mc3的阈值电压高于预验证电压pvp并且低于主验证电压pvm，所以第三存储器单元mc3的状态模式可以是第三状态模式dpgm模式。由于第四存储器单元mc4的阈值电压高于主验证电压pvm，所以第四存储器单元mc4的状态模式可以是禁止模式inhibit mode。
126.为了达到作为目标编程状态的编程状态program，需要快速地执行对第一存储器单元mc1的编程操作。为了达到作为目标编程状态的编程状态program，对第二存储器单元mc2的编程操作需要比对第一存储器单元mc1更慢地执行。为了达到作为目标编程状态的编程状态program，对第三存储器单元mc3的编程操作需要比对第二存储器单元mc2更慢地执行。由于第四存储器单元mc4已被完全编程为达到目标编程状态program，因此需要禁止对第四存储器单元mc4的编程操作。
127.因此，对第三存储器单元mc3的编程操作的强度可以低于对第二存储器单元mc2的编程操作的强度。此外，对第二存储器单元mc2的编程操作的强度可以低于对第一存储器单元mc1的编程操作的强度。可以根据施加编程脉冲的时间、施加编程脉冲的次数以及编程脉冲之间的电位差来确定编程强度。
128.例如，在将编程电压施加到字线的时段期间，可以将第一允许电压施加到联接到第一存储器单元mc1的位线，并且可以将高于第一允许电压的第二允许电压施加到联接到第二存储器单元mc2的位线。在这种情况下，由于施加到第二存储器单元mc2的编程脉冲之间的电位差小于施加到第一存储器单元mc1的编程脉冲之间的电位差，所以可以对第二存储器单元mc2以更低的强度执行编程操作。
129.类似地，在将编程电压施加到字线的时段期间，可以将第二允许电压施加到联接到第二存储器单元mc2的位线，并且可以将高于第二允许电压的第三允许电压施加到联接到第三存储器单元mc3的位线。在这种情况下，由于施加到第三存储器单元mc3的编程脉冲之间的电位差小于施加到第二存储器单元mc2的编程脉冲之间的电位差，所以可以对第三存储器单元mc3以更低的强度执行编程操作。
130.对第四存储器单元mc4的编程操作可以被限制。例如，在编程脉冲被施加到字线的同时，禁止电压可以被施加到联接到第四存储器单元mc4的位线。在这种情况下，由于施加到第四存储器单元mc4的编程脉冲的电位差变得小于用于升高存储器单元的阈值电压的电位差，所以用于升高第四存储器单元mc4的阈值电压的编程操作可以被限制。
131.根据实施方式，第一允许电压可以具有接地电压vss电平或低于接地电压vss电平的负电压电平。第二允许电压可以具有高于接地电压vss电平的电平，例如，0.25v电平。第三允许电压可以具有比第二允许电压更高的电平，例如，0.5v电平。禁止电压可以具有电源电压vcore电平，例如，1.8v电平。
132.图6是例示根据实施方式的tpgm操作中的状态模式的图。
133.参照图6，可以根据对存储器单元的编程操作的验证结果来确定状态模式。状态模
式可以包括第一状态模式pgm模式、第二状态模式tpgm模式、第三状态模式dpgm模式和禁止模式inhibit mode。
134.例如，验证通过off指示存储器单元被对应的验证电压读取为关断单元。验证失败on指示存储器单元被对应的验证电压读取为导通单元。换句话说，当存储器单元的阈值电压低于验证电压或位于左侧时，存储器单元被读取为导通单元，并且当存储器单元的阈值电压高于验证电压或位于右侧时，存储器单元被读取为关断单元。
135.参照图5和图6，具有作为第一状态模式pgm模式的状态模式的存储器单元可以通过附加验证电压pvt、预验证电压pvp和主验证电压pvm中的每一个读取为导通单元on。
136.具有作为第二状态模式tpgm模式的状态模式的存储器单元可以通过附加验证电压pvt读取为关断单元off，并且通过预验证电压pvp和主验证电压pvm中的每一个读取为导通单元on。
137.具有作为第三状态模式dpgm模式的状态模式的存储器单元可以通过附加验证电压pvt和预验证电压pvp中的每一个读取为关断单元off，并且通过主验证电压pvm读取为导通单元on。
138.具有作为禁止模式inhibit mode的状态模式的存储器单元可以通过附加验证电压pvt、预验证电压pvp和主验证电压pvm中的每一个读取为关断单元off。
139.由于附加验证电压pvt低于预验证电压pvp和主验证电压pvm，因此存储器单元可能无法通过附加验证电压pvt被读取为导通单元on并且通过预验证电压pvp或主验证电压pvm读取为关断单元。此外，由于预验证电压pvp低于主验证电压pvm，因此存储器单元可能无法通过预验证电压pvp读取为导通单元并且通过主验证电压pvm读取为关断单元off。
140.图7是例示根据实施方式的包括tpgm操作的增量步进脉冲编程(ispp)操作的图。
141.参照图5和图7，ispp操作可以包括多个编程循环pl1至pln。也就是说，执行ispp编程的存储器装置150可以根据预定顺序重复地执行多个编程循环pl1至pln，直到编程完成，因此对被选字线中包括的多个存储器单元中的每一个进行编程，使得多个存储器单元中的每一个具有擦除状态erase和作为目标编程状态的编程状态program中的任何一个。如本文所用的关于参数的词语“预定”(诸如预定顺序和预定电平)是指在参数被用于过程或算法之前确定参数的值。对于一些实施方式，在过程或算法开始之前确定参数的值。在其它实施方式中，在过程或算法期间但在过程或算法中使用参数之前确定该参数的值。
142.多个编程循环pl1至pln中的每一个可以包括编程操作pgm步骤和验证操作verify step(验证步骤)，pgm步骤包括将编程电压施加到被选字线的编程电压施加操作和针对多条位线bl的位线设置操作，并且验证步骤将n-1个验证电压依次施加到被选字线并且验证被选字线中包括的多个存储器单元中的每一个具有n种类型的第一编程状态当中的哪个编程状态。以此方式，根据在前一个编程循环的验证步骤verify step中针对被选字线中包括的多个存储器单元中的每一个验证n种类型的编程状态的结果，可以在随后的编程循环的编程操作pgm步骤中包括的位线设置操作中将n种类型的列电压中的任何一种施加到多条位线bl中的每一条。也就是说，根据在先前执行的第一编程循环pl1的验证步骤verify step中针对被选字线中包括的多个存储器单元中的每一个验证n种类型的第一编程状态的结果，可以在随后执行的第二编程循环pl2的编程操作pgm步骤中包括的位线设置操作中将n种类型的列电压中的任何一种施加到多条位线bl中的每一条。
143.具体地，假设“n”为4，在验证步骤verify step中，可以通过附加验证电压pvt、预验证电压pvp和主验证电压pvm对被选字线中包括的多个存储器单元中的每一个执行验证操作。主验证电压pvm可以是与编程操作的目标编程状态相对应的验证电压。预验证电压pvp可以是验证对存储器单元执行编程操作的程度的电压，其电平低于主验证电压pvm的电平。类似地，附加验证电压pvt可以是验证对存储器单元执行编程操作的程度的电压，其电平低于预验证电压pvp的电平。
144.例如，验证通过指示存储器单元被对应的验证电压读取为关断单元。验证失败指示存储器单元被对应的验证电压读取为导通单元。
145.例如，当执行第一编程循环pl1时，可以以预定顺序施加附加验证电压pvt、预验证电压pvp和主验证电压pvm，使得在施加第一编程电压vpgm1之后的验证操作verify step中对被选字线中包括的多个存储器单元的编程状态进行验证。预定顺序可以是指将附加验证电压pvt、预验证电压pvp和主验证电压pvm依次施加到被选字线的顺序。相反，预定顺序可以是指将主验证电压pvm、预验证电压pvp和附加验证电压pvt依次施加到被选字线的顺序。
146.根据实施方式，通过附加验证电压pvt读取为验证失败的存储器单元可以被确定为具有作为第一状态模式pgm模式的状态模式的存储器单元。通过附加验证电压pvt读取为验证通过并且通过预验证电压pvp读取为验证失败的存储器单元可以被确定为具有作为第二状态模式tpgm模式的状态模式的存储器单元。通过预验证电压pvp读取为验证通过并且通过主验证电压pvm读取为验证失败的存储器单元可以被确定为具有作为第三状态模式dpgm模式的状态模式的存储器单元。通过主验证电压pvm读取为验证通过的存储器单元可以被确定为具有作为禁止模式inhibit mode的状态模式的存储器单元。具有作为禁止模式inhibit mode的状态模式的存储器单元可以在第一编程循环pl1之后执行的第二编程循环pl2中被禁止编程。
147.可以施加比在第一编程循环pl1中使用的第一编程电压vpgm1高单位电压δvpgm的第二编程电压vpgm2，使得除了被禁止在第二编程循环pl2中编程的单元之外的其它存储器单元被编程。随后，可以以与第一编程循环pl1的验证操作相同的方式来执行第二编程循环pl2的验证操作。
148.在验证操作verify step中，可以基于流过与被选字线中包括的多个存储器单元中的每一个联接的多条位线的电流或电压来确定被选字线中包括的多个存储器单元中的每一个的验证是否已经通过。
149.图8是例示根据另一实施方式的tpgm操作的图。
150.已经在存储器单元是各自存储一个数据位的单级单元(slc)的假设下描述了上面参照图5至图7描述的根据本实施方式的tpgm操作。因此，图5中描述的根据本实施方式的tpgm操作可以包括通过使用三个验证电压来验证4种类型的编程状态以检查一个目标编程状态(即，编程状态program)的验证操作。
151.参照图8，tpgm操作是在存储器单元是各自存储两个数据位的多级单元(mlc)的假设下进行描述的。
152.在本文中，可以假设针对多级存储器单元的编程包括三个目标编程状态，即，第一编程状态program1、第二编程状态program2和第三编程状态program3。因此，可以通过图7中描述的ispp操作以预定顺序重复地执行多个编程循环pl1至pln，使得可以将被选字线中
包括的多个多级存储器单元中的每一个编程为具有擦除状态erase以及作为目标编程状态的第一编程状态至第三编程状态program1、program2和program3中的任何一个。
153.由于假设针对多级存储器单元的编程包括三个目标编程状态program1、program2和program3，所以多个编程循环pl1至pln当中的一个编程循环可以包括验证操作，在验证操作中，在执行编程操作之后通过使用三个验证电压pvt1、pvp1和pvm1或者pvt2、pvp2和pvm2或者pvt3、pvp3和pvm3验证四个编程状态的操作被重复地执行最多3次。
154.根据实施方式，可以使用三个第一验证电压pvt1、pvp1和pvm1(即，第一附加验证电压pvt1、第一预验证电压pvp1和第一主验证电压pvm1)来检查三个目标编程状态program1、program2和program3当中的第一编程状态program1。在这种情况下，第一主验证电压pvm1可以是对应于第一编程状态program1的验证电压。
155.三个第二验证电压pvt2、pvp2和pvm2(即，第二附加验证电压pvt2、第二预验证电压pvp2和第二主验证电压pvm2)可以用于检查三个目标编程状态program1、program2和program3当中的第二编程状态program2。在这种情况下，第二主验证电压pvm2可以是对应于第二编程状态program2的验证电压。
156.三个第三验证电压pvt3、pvp3和pvm3(即，第三附加验证电压pvt3、第三预验证电压pvp3和第三主验证电压pvm3)可以用于检查三个目标编程状态program1、program2和program3当中的第三编程状态program3。在这种情况下，第三主验证电压pvm3可以是对应于第三编程状态program3的验证电压。
157.在三个目标编程状态program1、program2和program3当中，第一编程状态program1可以具有最低电平，并且第三编程状态program3可以具有最高电平。因此，用于检查第一编程状态program1的三个第一验证电压pvt1、pvp1和pvm1的最大电平(即，第一主验证电压pvm1的电平)可以低于用于检查第二编程状态program2的三个第二验证电压pvt2、pvp2和pvm2的最大电平(即，第二主验证电压pvm2的电平)。
158.类似地，用于检查第二编程状态program2的三个第二验证电压pvt2、pvp2和pvm2的最大电平(即，第二主验证电压pvm2的电平)可以低于用于检查第三编程状态program3的三个第三验证电压pvt3、pvp3和pvm3的最大电平(即，第三主验证电压pvm3的电平)。
159.三个目标编程状态program1、program2和program3中的每一个的状态模式可以根据如参照图5描述的对存储器单元的编程操作的验证结果来确定。
160.也就是说，第一编程状态program1的状态模式可以包括第一状态模式pgm模式、第二状态模式tpgm模式、第三状态模式dpgm模式和禁止模式inhibit mode。第二编程状态program2的状态模式可以包括第一状态模式pgm模式、第二状态模式tpgm模式、第三状态模式dpgm模式和禁止模式inhibit mode。第三编程状态program3的状态模式可以包括第一状态模式pgm模式、第二状态模式tpgm模式、第三状态模式dpgm模式和禁止模式inhibit mode。
161.第一存储器单元至第四存储器单元mc1、mc2、mc3和mc4可以具有第一编程状态program1作为目标编程状态。第五存储器单元至第八存储器单元mc5、mc6、mc7和mc8可以具有第二编程状态program2作为目标编程状态。第九存储器单元至第十二存储器单元mc9、mca、mcb和mcc可以具有第三编程状态program3作为目标编程状态。
162.由于第一存储器单元mc1的阈值电压低于第一附加验证电压pvt1，第五存储器单
元mc5的阈值电压低于第二附加验证电压pvt2，并且第九存储器单元mc9的阈值电压低于第三附加验证电压pvt3，所以第一存储器单元mc1、第五存储器单元mc5和第九存储器单元mc9的状态模式可以是第一状态模式pgm模式。
163.由于第二存储器单元mc2的阈值电压高于第一附加验证电压pvt1且低于第一预验证电压pvp1，第六存储器单元mc6的阈值电压高于第二附加验证电压pvt2且低于第二预验证电压pvp2，并且第十存储器单元mc10的阈值电压高于第三附加验证电压pvt3且低于第三预验证电压pvp3，所以第二存储器单元mc2、第六存储器单元mc6和第十存储器单元mca的状态模式可以是第二状态模式tpgm模式。
164.由于第三存储器单元mc3的阈值电压高于第一预验证电压pvp1且低于第一主验证电压pvm1，第七存储器单元mc7的阈值电压高于第二预验证电压pvp2且低于第二主验证电压pvm2，并且第十一存储器单元mcb的阈值电压高于第三预验证电压pvp3且低于第三主验证电压pvm3，所以第三存储器单元mc3、第七存储器单元mc7和第十一存储器单元mcb的状态模式可以是第三状态模式dpgm模式。
165.由于第四存储器单元mc4的阈值电压高于第一主验证电压pvm1，第八存储器单元mc8的阈值电压高于第二主验证电压pvm2，并且第十二存储器单元mcc的阈值电压高于第三主验证电压pvm3，所以第四存储器单元mc4、第八存储器单元mc8和第十二存储器单元mcc的状态模式可以是禁止模式inhibit mode。
166.需要对第一存储器单元mc1、第五存储器单元mc5和第九存储器单元mc9快速地执行编程操作，使得第一存储器单元mc1、第五存储器单元mc5和第九存储器单元mc9可以分别达到作为目标编程状态的第一编程状态program1、第二编程状态program2和第三编程状态program3。
167.对第二存储器单元mc2、第六存储器单元mc6和第十存储器单元mca的编程操作需要比对第一存储器单元mc1、第五存储器单元mc5和第九存储器单元mc9的编程操作更慢地执行，使得第二存储器单元mc2、第六存储器单元mc6和第十存储器单元mca可以分别达到作为目标编程状态的第一编程状态program1、第二编程状态program2和第三编程状态program3。
168.对第三存储器单元mc3、第七存储器单元mc7和第十一存储器单元mcb的编程操作需要比对第二存储器单元mc2、第六存储器单元mc6和第十存储器单元mca的编程操作更慢地执行，使得第三存储器单元mc3、第七存储器单元mc7和第十一存储器单元mcb可以分别达到作为目标编程状态的第一编程状态program1、第二编程状态program2和第三编程状态program3。
169.由于对分别具有第一编程状态program1、第二编程状态program2和第三编程状态program3作为目标编程状态的第四存储器单元mc4、第八存储器单元mc8和第十二存储器单元mcc的编程已经完成，因此需要禁止对第四存储器单元mc4、第八存储器单元mc8和第十二存储器单元mcc的编程操作。
170.因此，对第三存储器单元mc3、第七存储器单元mc7和第十一存储器单元mcb中的每一个的编程操作的强度可以低于对第二存储器单元mc2、第六存储器单元mc6和第十个存储器单元mca中的每一个的编程操作的强度。此外，对第二存储器单元mc2、第六存储器单元mc6和第十存储器单元mca中的每一个的编程操作的强度可以低于对第一存储器单元mc1、
第五存储器单元mc5和第九存储器单元mc9中的每一个的编程操作的强度。可以根据施加编程脉冲的时间、施加编程脉冲的次数以及编程脉冲之间的电位差来确定编程强度。
171.例如，在将编程电压施加到字线的时段期间，可以将第一允许电压施加到联接到第一存储器单元mc1、第五存储器单元mc5和第九存储器单元mc9中的每一个的位线，并且可以将高于第一允许电压的第二允许电压施加到联接到第二存储器单元mc2、第六存储器单元mc6和第十存储器单元mca中的每一个的位线。在这种情况下，由于施加到第二存储器单元mc2、第六存储器单元mc6和第十存储器单元mca中的每一个的编程脉冲之间的电位差小于施加到第一存储器单元mc1、第五存储器单元mc5和第九存储器单元mc9中的每一个的编程脉冲之间的电位差，所以可以对第二存储器单元mc2、第六存储器单元mc6和第十存储器单元mca中的每一个以更低的强度执行编程操作。
172.类似地，在将编程电压施加到字线的时段期间，可以将第二允许电压施加到联接到第二存储器单元mc2、第六存储器单元mc6和第十存储器单元mca中的每一个的位线，并且可以将高于第二允许电压的第三允许电压施加到联接到第三存储器单元mc3、第七存储器单元mc7和第十一存储器单元mcb中的每一个的位线。在这种情况下，由于施加到第三存储器单元mc3、第七存储器单元mc7和第十一存储器单元mcb中的每一个的编程脉冲之间的电位差小于施加到第二存储器单元mc2、第六存储器单元mc6和第十存储器单元mca中的每一个的编程脉冲之间的电位差，所以可以对第三存储器单元mc3、第七存储器单元mc7和第十一存储器单元mcb中的每一个以更低的强度执行编程操作。
173.对第四存储器单元mc4、第八存储器单元mc8和第十二存储器单元mcc中的每一个的编程操作可以被限制。例如，在编程脉冲被施加到字线的同时，禁止电压可以被施加到联接到第四存储器单元mc4、第八存储器单元mc8和第十二存储器单元mcc中的每一个的位线。在这种情况下，由于施加到第四存储器单元mc4、第八存储器单元mc8和第十二存储器单元mcc中的每一个的编程脉冲之间的电位差变得小于用于升高存储器单元的阈值电压的电位差，所以用于升高第四存储器单元mc4、第八存储器单元mc8和第十二存储器单元mcc中的每一个的阈值电压的编程操作可以被限制。
174.根据实施方式，第一允许电压可以具有接地电压vss电平或低于接地电压vss电平的负电压电平。第二允许电压可以具有高于接地电压vss电平的电平，例如，0.25v电平。第三允许电压可以具有比第二允许电压更高的电平，例如，0.5v电平。禁止电压可以具有电源电压vcore电平，例如，1.8v电平。
175.根据实施方式，在多个编程循环pl1至pln当中的第一编程循环pl1中，可以执行在执行了编程操作之后通过使用三个第一验证电压pvt1、pvp1和pvm1来验证四个编程状态以用于检查第一编程状态program1的验证操作。在这种情况下，具有第二编程状态program2和第三编程状态program3作为目标编程状态的存储器单元的状态模式也可以根据第一编程状态program1的四种类型的状态模式来分类。
176.随后，在第二编程循环pl2中，可以在执行编程操作之后执行使用三个第一验证电压pvt1、pvp1和pvm1验证四个编程状态以用于检查第一编程状态program1以及使用三个第二验证电压pvt2、pvp2和pvm2验证四个编程状态以用于检查第二编程状态program2的验证操作。在这种情况下，具有第一编程状态program1作为目标编程状态的存储器单元可以根据第一编程状态program1的四种类型的状态模式来分类，并且具有第二编程状态program2
和第三编程状态program3作为目标编程状态的存储器单元可以根据第二编程状态program2的四种类型的状态模式来分类。
177.随后，在第三编程循环pl3中，可以在执行编程操作之后执行使用三个第一验证电压pvt1、pvp1和pvm1验证四个编程状态以用于检查第一编程状态program1，使用三个第二验证电压pvt2、pvp2和pvm2验证四个编程状态以用于检查第二编程状态program2，以及使用三个第三验证电压pvt3、pvp3和pvm3验证四个编程状态以用于检查第三编程状态program3的验证操作。在这种情况下，具有第一编程状态program1作为目标编程状态的存储器单元可以根据第一编程状态program1的四种类型的状态模式来分类，具有第二编程状态program2作为目标编程状态的存储器单元可以根据第二编程状态program2的四种类型的状态模式来分类，并且具有第三编程状态program3作为目标编程状态的存储器单元可以根据第三编程状态program3的四种类型的状态模式来分类。
178.当通过第一编程循环pl1至第三编程循环pl3检查各自具有第一编程状态program1作为目标编程状态的所有存储器单元已经达到第一编程状态program1时，在随后的第四编程循环pl4中，可以在执行编程操作之后执行使用三个第二验证电压pvt2、pvp2和pvm2验证四个编程状态以用于检查第二编程状态program2以及使用三个第三验证电压pvt3、pvp3和pvm3验证四个编程状态以用于检查第三编程状态program3的验证操作。在这种情况下，各自具有第一编程状态program1作为目标编程状态的所有存储器单元可以被分类为禁止模式，各自具有第二编程状态program2作为目标编程状态的存储器单元可以根据第二编程状态program2的四种类型的状态模式来分类，并且各自具有第三编程状态program3作为目标编程状态的存储器单元可以根据第三编程状态program3的四种类型的状态模式来分类。
179.图9是例示根据第一实施方式的页缓冲器电路的配置的图。
180.参照图9，页缓冲器pbx是例示参照图2描述的多个页缓冲器pb1至pbm中的任何一个的电路图。多个页缓冲器pb1至pbm中的每个pbx可以包括m个锁存器。在本文中，“m”可以是等于或大于2的自然数。在图中，假设“m”为2，可以看出多个页缓冲器pb1至pbm中的每个pbx包括两个锁存器91和92。
181.参照图2和图4描述的控制电路152可以在位线设置操作期间将n种类型的m位设置码输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器，并生成n种类型的列电压。假设“n”为4且“m”为2，控制电路152可以在位线设置操作期间将四种类型的2位设置码输入到多个页缓冲器pb1至pbm中的每个pbx中包括的两个锁存器91和92并且生成四种类型的列电压a、b、c和d。根据实施方式，n的m次平方根可以被设置为具有2或更大的值。
182.也就是说，当根据首先执行的第一编程循环的验证操作中针对被选字线中包括的多个存储器单元中的每一个验证n种类型的编程状态以便检查一个目标编程状态的结果来确定对应于多条位线的多个m位设置码的值时，控制电路152可以在跟随在第一编程循环之后执行的第二编程循环的位线设置操作期间，将在第一编程循环中确定的m位设置码的值输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器，然后将多个列电压施加到多个页缓冲器pb1至pbm中的每个pbx。多个列电压中的每一个可以是n种类型的列电压中的一种。
183.作为参考，控制电路152的外部，例如，控制逻辑153，可以检查第一编程循环的验
证操作的结果，作为检查结果而确定多个m位设置码的值，然后将多个m位设置码的值输入到控制电路152。当然，控制电路152可能可以通过直接检查第一编程循环的验证操作的结果来确定多个m位设置码的值。此外，多个m位设置码的初始值(即，可以在首先执行的编程循环中输入的多个m位设置值)可以根据存储器装置的类型或特性来预先确定。
184.根据实施方式，假设“n”为4且“m”为2，当根据在第一编程循环的验证操作中验证存储器单元的4种类型的编程状态的结果而确定与联接到特定存储器单元的一条位线对应的一个特定的2位设置码的值时，控制电路152可以在跟随在第一编程循环之后执行的第二编程循环的位线设置操作期间，将2位设置码的值输入到对应于该一条位线的一个页缓冲器中包括的2个锁存器，生成一个列电压，然后将一个列电压施加到一条位线。一个列电压可以是4种类型的列电压中的一种。
185.参照图2和图4描述的控制逻辑153可以对控制电路152进行控制以在位线设置操作中将n种类型的m位设置码输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器并且生成n种类型的列电压。在这种情况下，n种类型的列电压可以被包括在从控制逻辑153发送到控制电路152的位线控制信号bl_con中。假设“n”为4且“m”为2，控制逻辑153可以在位线设置操作期间对控制电路152进行控制以将四种类型的2位设置码输入到多个页缓冲器pb1至pbm中的每个pbx中包括的两个锁存器91和92并且生成四种类型的列电压a、b、c和d。
186.也就是说，控制逻辑153可以根据首先执行的第一编程循环的验证操作中针对被选字线中包括的多个存储器单元中的每一个验证n种类型的编程状态以便检查一个目标编程状态的结果来确定对应于多条位线的多个m位设置码的值。另外，在跟随在第一编程循环之后执行的第二编程循环的位线设置操作期间，控制逻辑153可以对控制电路152进行控制以将在第一编程循环中确定的m位设置码的值输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器，生成多个列电压，然后将多个列电压施加到多条位线中的每条位线。在这种情况下，多个列电压中的每一个可以是n种类型的列电压中的一种。
187.根据实施方式，假设“n”为8且“m”为3，控制逻辑153可以根据在第一编程循环的验证操作中验证存储器单元的8种类型的编程状态的结果来确定与联接到特定存储器单元的一条位线对应的一个3位设置码的值。此外，在跟随在第一编程循环之后执行的第二编程循环的位线设置操作期间，控制逻辑153可以对控制电路152进行控制以将3位设置码的值输入到对应于一条位线的一个页缓冲器中包括的3个锁存器，生成一个列电压，然后将一个列电压施加到一条位线。一个列电压可以是8种类型的列电压之一。
188.参照图9，多个页缓冲器pb1至pbm中的每个pbx可以包括m个锁存器91和92、第一nmos晶体管n1、第一pmos晶体管p1、(n/2)-1个第二nmos晶体管n2、(n/2)-1个第二pmos晶体管p2、第三nmos晶体管n3和联接控制单元94。假设“n”为4，多个页缓冲器pb1至pbm中的每个pbx可以包括两个锁存器91和92、一个第一nmos晶体管n1、一个第一pmos晶体管p1、一个第二nmos晶体管n2、一个第二pmos晶体管p2、一个第三nmos晶体管n3和联接控制单元94。
189.第一nmos晶体管n1可以响应于施加到其栅极的电源电压vcore而将感测节点so联接到第一节点nd1。
190.第一pmos晶体管p1可以响应于施加到其栅极的接地电压vss而将感测节点so联接到第二节点nd2。
191.(n/2)-1个第二nmos晶体管n2可以分别响应于(n/2)-1种类型的第一参考电压ref1而将感测节点so联接到(n/2)-1个第三节点nd3。假设“n”为4，一个第二nmos晶体管n2可以响应于一种类型的第一参考电压ref1而将感测节点so联接到一个第三节点nd3。
192.(n/2)-1个第二pmos晶体管p2可以分别响应于(n/2)-1种类型的第二参考电压ref2而将感测节点so联接到(n/2)-1个第四节点nd4。假设“n”为4，一个第二pmos晶体管p2可以响应于一种类型的第二参考电压ref2而将感测节点so联接到一个第四节点nd4。
193.第三nmos晶体管n3可以响应于电压施加信号pbsense而将感测节点so联接到位线bl。
194.联接控制单元94可以根据输入到m个锁存器91和92的m位设置码的类型，将第一节点至第四节点nd1、nd2、nd3和nd4中的任何一个联接到电源电压vcore端子或接地电压vss端子。假设“m”为2，联接控制单元94可以根据输入到两个锁存器91和92的2位设置码的类型00、01、10和11而将第一节点至第四节点nd1、nd2、nd3和nd4中的至少一个联接到电源电压vcore端子或接地电压vss端子。
195.参照图2、图4和图9，控制电路152可以在位线设置操作中生成具有比电源电压vcore电平高的预定电平的电压施加信号pbsense，并且将生成的电压施加信号pbsense输入到多个页缓冲器pb1至pbm中的每个pbx中包括的第三nmos晶体管n3。也就是说，控制电路152可以在位线设置操作中控制多个页缓冲器pb1至pbm中的每个pbx以将位线bl和感测节点so保持在电联接状态。因此，在位线设置操作中加载到感测节点so上的电压电平可以无损失地传送到位线bl。此外，控制电路152可以在位线设置操作中将多个m位设置码输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器91和92，并且控制联接控制单元94以将页缓冲器pb1至pbm中的每个pbx中包括的第一节点至第四节点nd1、nd2、nd3和nd4中的至少一个联接到电源电压vcore端子或接地电压vss端子。
196.参照图2、图4和图9，控制逻辑153可以对控制电路152进行控制以在位线设置操作中生成具有比电源电压vcore电平高的预定电平的电压施加信号pbsense，并且将生成的电压施加信号pbsense输入到多个页缓冲器pb1至pbm中的每个pbx中包括的第三nmos晶体管n3。也就是说，控制逻辑153可以对控制电路152进行控制以在位线设置操作中允许多个页缓冲器pb1至pbm中的每个pbx将位线bl和感测节点so保持在电联接状态。因此，在位线设置操作中加载到感测节点so上的电压电平可以无损失地传送到位线bl。此外，控制逻辑153可以对控制电路152进行控制以在位线设置操作中将多个m位设置码输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器91和92，并且通过联接控制单元94将页缓冲器pb1至pbm中的每个pbx中包括的第一节点至第四节点nd1、nd2、nd3和nd4中的至少一个联接到电源电压vcore端子或接地电压vss端子。
197.更具体地，参照图9，联接控制单元94可以响应于n种类型的m位设置码当中的第一设置码被输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器91和92而将接地电压vss端子联接到第一节点nd1，由此控制具有接地电压vss电平的第一列电压a通过第一nmos晶体管n1被加载到感测节点so上。根据实施方式，假设“n”为4且“m”为2，当具有值“00”的第一设置码施加到两个锁存器91和92的相应输入端子qs_n和qm_n并且两个锁存器91和92的相应输出端子qs和qm的值为“11”时，联接控制单元94中包括的两个nmos晶体管n4和n5可以被导通，联接控制单元94中包括的两个pmos晶体管p3和p4可以被截止，因此第一节点
nd1可以联接到接地电压vss端子。由于联接在第一节点nd1和感测节点so之间的第一nmos晶体管n1响应于施加到其栅极的电源电压vcore而导通，因此具有接地电压vss电平的第一列电压a可以被加载到感测节点so上。
198.联接控制单元94可以响应于n种类型的m位设置码当中的第二设置码被输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器91和92而将电源电压vcore端子联接到第二节点nd2，由此控制具有电源电压vcore电平的第二列电压d通过第一pmos晶体管p1加载到感测节点so上。根据实施方式，假设“n”为4且“m”为2，当具有值“11”的第二设置码被施加到两个锁存器91和92的相应输入端子qs_n和qm_n并且两个锁存器91和92的相应输出端子qs和qm的值为“00”时，包括在联接控制单元94中的两个nmos晶体管n4和n5可以被截止，包括在联接控制单元94中的两个pmos晶体管p3和p4可以被导通，因此第二节点nd2可以联接到电源电压vcore端子。由于联接在第二节点nd2和感测节点so之间的第一pmos晶体管p1响应于施加到其栅极的接地电压vss而导通，因此具有电源电压vcore电平的第二列电压d可以被加载到感测节点so上。
199.联接控制单元94可以响应于n种类型的m位设置码当中的(n/2)-1种类型的第三设置码中的每一种被输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器91和92而将电源电压vcore端子联接到第三节点nd3，由此控制具有在电源电压vcore电平和接地电压vss电平之间的顺序电平的(n/2)-1种类型的第三列电压b通过第二nmos晶体管n2中的nmos钳位方法而加载到感测节点so上。根据实施方式，假设“n”为4且“m”为2，当具有值“10”的第三设置码被施加到两个锁存器91和92的相应输入端子qs_n和qm_n并且两个锁存器91和92的相应输出端子qs和qm的值为“01”时，包括在联接控制单元94中的一个pmos晶体管p3和一个nmos晶体管n5可以被导通，包括在联接控制单元94中的一个pmos晶体管p4和一个nmos晶体管n4可以被截止，因此第三节点nd3可以联接到电源电压vcore端子。联接在第三节点nd3和感测节点so之间的第二nmos晶体管n2可以响应于施加到其栅极的第一参考电压ref1而确定根据电源电压vcore电平通过nmos钳位方法预充电到感测节点so的第三列电压b的电平。此时，可能发生nmos钳位，因为施加到第二nmos晶体管n2的栅极的第一参考电压ref1的电平没有比联接到其漏极的电源电压vcore的电平高阈值电压电平。第三列电压b的电平可以是通过从第一参考电压ref1的电平减去第二nmos晶体管n2的阈值电压电平而获得的电平。例如，假设电源电压vcore的电平为1.8v，第一参考电压ref1的电平为1.25v，并且第二nmos晶体管n2的阈值电压的电平为1v，则第三列电压b的电平可以是0.25v。
200.联接控制单元94可以响应于n种类型的m位设置码当中不与第三设置码重叠并被输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器91和92的(n/2)-1种类型的第四设置码中的每一种而将接地电压vss端子联接到(n/2)-1个第四节点nd4中的每一个，由此控制具有在电源电压vcore电平和接地电压vss电平之间的顺序电平并且高于第三列电压b的(n/2)-1种类型的第四列电压c通过第二pmos晶体管p2中的pmos钳位方法而加载到感测节点so上。
201.根据实施方式，假设“n”为4且“m”为2，当具有值“01”的第四设置码被施加到两个锁存器91和92的相应输入端子qs_n和qm_n并且两个锁存器91和92的相应输出端子qs和qm的值为“10”时，包括在联接控制单元94中的一个pmos晶体管p4和一个nmos晶体管n4可以被导通，包括在联接控制单元94中的一个pmos晶体管p3和一个nmos晶体管n5可以被截止，因
此第四节点nd4可以联接到接地电压vss端子。联接在第四节点nd4和感测节点so之间的第二pmos晶体管p2可以响应于施加到其栅极的第二参考电压ref2而确定根据接地电压vss电平通过pmos钳位方法在感测节点so中放电的第四列电压c的电平。此时，因为施加到第二pmos晶体管p2的栅极的第二参考电压ref2的电平没有比联接到其漏极的接地电压vss的电平低阈值电压电平，所以可能发生pmos钳位。第四列电压c的电平可以是通过将第二pmos晶体管p2的阈值电压电平与第二参考电压ref2的电平相加而获得的电平。例如，假设接地电压vss的电平为0v，第二参考电压ref2的电平为-0.5v，并且第二pmos晶体管p2的阈值电压电平为1v，则第四列电压c可以是0.5v。
202.图10是例示根据第一实施方式的图9所示的页缓冲器的操作的图。
203.参照图10，包括在编程循环中的编程操作可以包括位线设置操作t1至t3和编程电压施加操作t2至t4。
204.在位线设置操作中，可以将n种类型的m位设置码输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器，并且可以生成n种类型的列电压a、b、c和d。所生成的n种类型的列电压a、b、c和d可以选择性地施加到与多条字线当中被选择为编程目标的被选字线的存储器单元联接的每条位线。
205.根据实施方式，作为n种类型的列电压a、b、c和d当中的最高电压并且具有电源电压vcore电平的第二列电压d可以作为禁止电压被施加到与被选字线中包括的多个存储器单元当中的编程禁止单元联接的位线。作为n种类型的列电压a、b、c和d当中的最低电压并且具有接地电压vss电平的第一列电压a可以作为第一允许电压被施加到与被选字线中包括的多个存储器单元当中具有低于附加验证电压pvt的阈值电压的第一单元联接的位线。作为n种类型的列电压a、b、c和d当中的第三高的电压的第三列电压b可以作为第二允许电压被施加到与被选字线中包括的多个存储器单元当中具有高于附加验证电压pvt且低于预验证电压pvp的阈值电压的第二单元联接的位线。作为n种类型的列电压a、b、c和d当中的第二高的电压的第四列电压c可以作为第三允许电压被施加到与被选字线中包括的多个存储器单元当中具有高于预验证电压pvp且低于主验证电压pvm的阈值电压的第三单元联接的位线。
206.如上所述，可以通过位线设置操作将n种类型的列电压a、b、c和d中的任何一种施加到多条位线中的每一条，然后可以通过编程电压施加操作将编程电压施加到被选字线。因此，在编程电压施加操作中，对第三单元的编程操作的强度可以低于对第二单元的编程操作的强度。同时，对第二单元的编程操作的强度可以低于对第一单元的编程操作的强度。当然，对编程禁止单元的编程操作可以被限制。
207.图11是例示根据第二实施方式的页缓冲器电路的配置的图。
208.参照图11，页缓冲器pbx是例示参照图2描述的多个页缓冲器pb1至pbm中的任何一个的电路图。多个页缓冲器pb1至pbm中的每个pbx可以包括m个锁存器。在本文中，“m”可以是等于或大于2的自然数。在图中，假设“m”为3，可以看出多个页缓冲器pb1至pbm中的每个pbx包括三个锁存器101、102和103。
209.比较图9中公开的根据第一实施方式的页缓冲器电路的配置和图11中公开的根据第二实施方式的页缓冲器电路的配置，可以看出图9示出了在“n”为4且“m”为2的假设下设计的页缓冲器电路的配置，而图11例示了在“n”为8且“m”为3的假设下设计的页缓冲器电路
的配置。
210.因此，图11中公开的根据第二实施方式的页缓冲器电路的操作与参照图9描述的根据第一实施方式的页缓冲器电路的操作几乎相同。在下文中，描述图9中公开的根据第一实施方式的页缓冲器电路的配置与图11中公开的根据第二实施方式的页缓冲器电路的配置之间的差异。
211.参照图11，多个页缓冲器pb1至pbm中的每个pbx可以包括m个锁存器101、102和103，第一nmos晶体管n1，第一pmos晶体管p1，(n/2)-1个第二nmos晶体管n2_1、n2_2和n2_3，(n/2)-1个第二pmos晶体管p2_1、p2_2和p2_3，第三nmos晶体管n3和联接控制单元104。假设“n”为8且“m”为3，多个页缓冲器pb1至pbm中的每个pbx可以包括三个锁存器101、102和103，一个第一nmos晶体管n1，一个第一pmos晶体管p1，三个第二nmos晶体管n2_1、n2_2和n2_3，三个第二pmos晶体管p2_1、p2_2和p2_3，一个第三nmos晶体管n3和联接控制单元104。
212.第一nmos晶体管n1可以响应于施加到其栅极的电源电压vcore而将感测节点so联接到第一节点nd1。
213.第一pmos晶体管p1可以响应于施加到其栅极的接地电压vss而将感测节点so联接到第二节点nd2。
214.(n/2)-1个第二nmos晶体管n2_1、n2_2和n2_3可以分别响应于(n/2)-1种类型的第一参考电压ref1《1:3》而将感测节点so联接到(n/2)-1个第三节点nd3_1、nd3_2和nd3_3。假设“n”为8且“m”为3，三个第二nmos晶体管n2_1、n2_2和n2_3可以响应于三种类型的第一参考电压ref1《1:3》而将感测节点so联接到三个第三节点nd3_1、nd3_2和nd3_3。
215.(n/2)-1个第二pmos晶体管p2_1、p2_2和p2_3可以分别响应于(n/2)-1种类型的第二参考电压ref2《1:3》而将感测节点so联接到(n/2)-1个第四节点nd4_1、nd4_2和nd4_3。假设“n”为8且“m”为3，三个第二pmos晶体管p2_1、p2_2和p2_3可以响应于三种类型的第二参考电压ref2《1:3》而将感测节点so联接到三个第四节点nd4_1、nd4_2和nd4_3。
216.第三nmos晶体管n3可以响应于电压施加信号pbsense而将感测节点so联接到位线bl。
217.联接控制单元104可以根据输入到m个锁存器101、102和103的m位设置码的类型来将第一节点至第四节点nd1、nd2、nd3和nd4中的任何一个联接到电源电压vcore端子或接地电压vss端子。假设“n”为8并且“m”为3，联接控制单元104可以根据输入到三个锁存器101、102和103的3位设置码的类型000、001、010、011、100、101、110和111，来将第一节点至第四节点nd1、nd2、nd3_1、nd3_2、nd3_3、nd4_1、nd4_2和nd4_3中的至少一个联接到电源电压vcore端子或接地电压vss端子。
218.更具体地，参照图11，联接控制单元104可以响应于n种类型的m位设置码当中的第一设置码被输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器101、102和103而将接地电压vss端子联接到第一节点nd1，由此控制具有接地电压vss电平的第一列电压a通过第一nmos晶体管n1加载到感测节点so上。根据实施方式，假设“n”为8且“m”为3，当具有值“000”的第一设置码被施加到三个锁存器101、102和103的相应输入端子qs_n、qm_n和qt_n并且三个锁存器101、102和103的相应输出端子qs、qm和qt的值为“111”时，联接控制单元104中包括的四个nmos晶体管n4、n5、n6和n7可以被导通，联接控制单元104中包括的四个pmos晶体管p3、p4、p5和p6可以被截止，因此第一节点nd1可以联接到接地电压vss端子。由
于联接在第一节点nd1和感测节点so之间的第一nmos晶体管n1响应于施加到其栅极的电源电压vcore而导通，因此具有接地电压vss电平的第一列电压a可以被加载到感测节点so上。
219.联接控制单元104可以响应于n种类型的m位设置码当中的第二设置码被输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器101、102和103而将电源电压vcore端子联接到第二节点nd2，由此控制具有电源电压vcore电平的第二列电压h通过第一pmos晶体管p1加载到感测节点so上。根据实施方式，假设“n”为8且“m”为3，当具有值“111”的第二设置被码施加到三个锁存器101、102和103的相应输入端子qs_n、qm_n和qt_n并且三个锁存器101、102和103的相应输出端子qs、qm和qt的值为“000”时，联接控制单元104中包括的四个nmos晶体管n4、n5、n6和n7可以被截止，联接控制单元104中包括的四个pmos晶体管p3、p4、p5和p6可以被导通，因此第二节点nd2可以联接到电源电压vcore端子。由于联接在第二节点nd2和感测节点so之间的第一pmos晶体管p1响应于施加到其栅极的接地电压vss而导通，因此具有电源电压vcore电平的第二列电压h可以被加载到感测节点so上。
220.联接控制单元104可以分别响应于n种类型的m位设置码当中的(n/2)-1种类型的第三设置码被输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器101、102和103而将电源电压vcore端子联接到(n/2)-1种类型的第三节点nd3_1、nd3_2和nd3_3，由此控制具有在电源电压vcore电平和接地电压vss电平之间的顺序电平的(n/2)-1种类型的第三列电压b、c和d通过第二nmos晶体管n2中的nmos钳位方法被加载到感测节点so上。
221.根据实施方式，假设“n”为8且“m”为3，当具有值“100”的第三设置码被施加到三个锁存器101、102和103的相应输入端子qs_n、qm_n和qt_n并且三个锁存器101、102和103的相应输出端子qs、qm和qt的值为“011”时，联接控制单元104中包括的一个pmos晶体管p3和三个nmos晶体管n5、n6和n7可以被导通，联接控制单元104中包括的三个pmos晶体管p4、p5和p6以及一个nmos晶体管n4可以被截止，因此第一个第三节点nd3_1可以联接到电源电压vcore端子。联接在第一个第三节点nd3_1和感测节点so之间的第一个第二nmos晶体管n2_1可以响应于施加到其栅极的第一个第一参考电压ref1《1》而确定从电源电压vcore电平通过nmos钳位方法预充电到感测节点so的第一个第三列电压b的电平。此时，可能会发生nmos钳位，因为施加到第一个第二nmos晶体管n2_1的栅极的第一个第一参考电压ref1《1》的电平没有比联接到其漏极的电源电压vcore的电平高阈值电压电平。第一个第三列电压b的电平可以是通过从第一个第一参考电压ref1《1》的电平减去第一个第二nmos晶体管n2_1的阈值电压电平获得的电平。例如，假设电源电压vcore的电平为1.8v，第一个第一参考电压ref1《1》的电平为1v，并且第一个第二nmos晶体管n2_1的阈值电压电平为0.7v，则第一个第三列电压b的电平可以是0.3v。
222.根据实施方式，假设“n”为8且“m”为3，当具有值“110”的第三设置码被施加到三个锁存器101、102和103的相应输入端子qs_n、qm_n和qt_n并且三个锁存器101、102和103的相应输出端子qs、qm和qt的值为“001”时，联接控制单元104中包括的两个pmos晶体管p3和p4以及两个nmos晶体管n6和n7可以被导通，联接控制单元104中包括的两个pmos晶体管p5和p6以及两个nmos晶体管n4和n5可以被截止，因此第一个第三节点nd3_1和第二个第三节点nd3_2可以联接到电源电压vcore端子。联接在第一个第三节点nd3_1和第二个第三节点nd3_2与感测节点so之间的第一个第二nmos晶体管n2_1和第二个第二nmos晶体管n2_2可以响应于施加到其栅极的第一个和第二个第一参考电压ref1《1:2》而确定从电源电压vcore
电平通过nmos钳位方法预充电到感测节点so的第二个第三列电压c的电平。此时，可能会发生nmos钳位，因为施加到第一个第二nmos晶体管n2_1和第二个第二nmos晶体管n2_2的栅极的第一个和第二个第一参考电压ref1《1:2》的电平没有比联接到其漏极的电源电压vcore的电平高阈值电压电平。第二个第三列电压c的电平可以是通过从第一个第一参考电压ref1《1》的电平减去第一个第二nmos晶体管n2_1的阈值电压电平获得的电平与通过从第二个第一参考电压ref1《2》的电平减去第二个第二nmos晶体管n2_2的阈值电压电平获得的电平之间的相对高的电平。例如，假设电源电压vcore的电平为1.8v，第一个第一参考电压ref1《1》的电平为1v，第二个第一参考电压ref1《2》的电平为1.1v并且第一个第二nmos晶体管n2_1和第二个第二nmos晶体管n2_2中的每一个的阈值电压电平为0.7v，则第二个第三列电压c的电平可以是在第二个第二nmos晶体管n2_2中确定的0.4v。
223.根据实施方式，假设“n”为8且“m”为3，当具有值“101”的第三设置码被施加到三个锁存器101、102和103的相应输入端子qs_n、qm_n和qt_n并且三个锁存器101、102和103的相应输出端子qs、qm和qt的值为“010”时，联接控制单元104中包括的三个pmos晶体管p3、p5和p6和一个nmos晶体管n5可以被导通，联接控制单元104中包括的一个pmos晶体管p4和三个nmos晶体管n4、n6和n7可以被截止，因此第一个第三节点nd3_1和第三个第三节点nd3_3可以联接到电源电压vcore端子。联接在第一个第三节点nd3_1和第三个第三节点nd3_3与感测节点so之间的第一个第二nmos晶体管n2_1和第三个第二nmos晶体管n2_3可以响应于施加到其栅极的第一个和第三个第一参考电压ref1《1，3》而确定从电源电压vcore电平通过nmos钳位方法预充电到感测节点so的第三个第三列电压d的电平。此时，可能会发生nmos钳位，因为施加到第一个第二nmos晶体管n2_1和第三个第二nmos晶体管n2_3的栅极的第一个和第三个第一参考电压ref1《1，3》的电平没有比联接到其漏极的电源电压vcore的电平高阈值电压电平。第三个第三列电压d的电平可以是通过从第一个第一参考电压ref1《1》的电平减去第一个第二nmos晶体管n2_1的阈值电压电平获得的电平与通过从第三个第一参考电压ref1《3》的电平减去第三个第二nmos晶体管n2_3的阈值电压电平获得的电平之间的相对高的电平。例如，假设电源电压vcore的电平为1.8v，第一个第一参考电压ref1《1》的电平为1v，第三个第一参考电压ref1《3》的电平为1.2v并且第一个第二nmos晶体管n2_1和第三个第二nmos晶体管n2_2中的每一个的阈值电压电平为0.7v，则第三个第三列电压d的电平可以是在第三个第二nmos晶体管n2_2中确定的0.5v。
224.联接控制单元104可以分别响应于n种类型的m位设置码当中不与第三设置码重叠并且被输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器101、102和103的(n/2)-1种类型的第四设置码而将接地电压vss端子联接到(n/2)-1种类型的第四节点nd4_1、nd4_2和nd4_3，由此控制具有在电源电压vcore电平和接地电压vss电平之间的顺序电平并且具有高于第三列电压b、c和d的电平的(n/2)-1种类型的第四列电压e、f和g通过第二pmos晶体管p2_1、p2_2和p2_3中的pmos钳位方法被加载到感测节点so上。
225.根据实施方式，假设“n”为8且“m”为3，当具有值“011”的第四设置码被施加到三个锁存器101、102和103的相应输入端子qs_n、qm_n和qt_n并且三个锁存器101、102和103的相应输出端子qs、qm和qt的值为“100”时，联接控制单元104中包括的三个pmos晶体管p4、p5和p6和一个nmos晶体管n4可以被导通，联接控制单元104中的一个pmos晶体管p3和三个nmos晶体管n5、n6和n7可以被截止，因此第一个第四节点nd4_1可以联接到接地电压vss端子。联
接在第一个第四节点nd4_1和感测节点so之间的第一个第二pmos晶体管p2_1可以响应于施加到其栅极的第一个第二参考电压ref2《1》而确定根据接地电压vss电平通过pmos钳位方法在感测节点so中被放电的第一个第四列电压e的电平。此时，可能会发生pmos钳位，因为施加到第一个第二pmos晶体管p2_1的栅极的第一个第二参考电压ref2《1》的电平没有比联接到其漏极的接地电压vss的电平低阈值电压电平。第一个第四列电压e的电平可以是通过将第一个第二pmos晶体管p2_1的阈值电压电平与第一个第二参考电压ref2《1》的电平相加获得的电平。例如，假设接地电压vss的电平为0v，第一个第二参考电压ref2《1》为0.1v，第一个第二pmos晶体管p2_1的阈值电压电平为0.7v，则第一个第四列电压e的电平可以为0.8v。
226.根据实施方式，假设“n”为8且“m”为3，当具有值“001”的第四设置码被施加到三个锁存器101、102和103的相应输入端子qs_n、qm_n和qt_n并且三个锁存器101、102和103的相应输出端子qs、qm和qt的值为“110”时，联接控制单元104中包括的两个pmos晶体管p5和p6以及两个nmos晶体管n4和n5可以被导通，联接控制单元104中包括的两个pmos晶体管p3和p4以及两个nmos晶体管n6和n7可以被截止，因此第一个第四节点nd4_1和第二个第四节点nd4_2可以被联接到接地电压vss端子。联接在第一个第四节点nd4_1和第二个第四节点nd4_2与感测节点so之间的第一个第二pmos晶体管p2_1和第二个第二pmos晶体管p2_2可以响应于施加到其栅极的第一个和第二个第二参考电压ref2《1:2》而确定根据接地电压vss电平通过pmos钳位方法在感测节点so中被放电的第二个第四列电压f的电平。此时，可能会发生pmos钳位，因为施加到第一个第二pmos晶体管p2_1和第二个第二pmos晶体管p2_2的栅极的第一个和第二个第二参考电压ref2《1:2》的电平没有比联接到其漏极的接地电压vss的电平低阈值电压电平。第二个第四列电压f的电平可以是通过将第一个第二pmos晶体管p2_1的阈值电压电平与第一个第二参考电压ref2《1》的电平相加获得的电平与通过将第二个第二pmos晶体管p2_2的阈值电压电平与第二个第二参考电压ref2《2》的电平相加获得的电平之间的相对高的电平。例如，假设接地电压vss的电平为0v，第一个第二参考电压ref2《1》为0.1v，第二个第二参考电压ref2《2》的电平为0.2v，并且第一个第二pmos晶体管p2_1和第二个第二pmos晶体管p2_2中的每一个的阈值电压电平为0.7v，则第二个第四列电压f的电平可以是在第二个第二pmos晶体管p2_2中确定的0.9v。
227.根据实施方式，假设“n”为8且“m”为3，当具有值“010”的第四设置码被施加到三个锁存器101、102和103的相应输入端子qs_n、qm_n和qt_n并且三个锁存器101、102和103的相应输出端子qs、qm和qt的值为“101”时，联接控制单元104中包括的一个pmos晶体管p4以及三个nmos晶体管n4、n6和n7可以被导通，联接控制单元104中包括的三个pmos晶体管p3、p5和p6以及一个nmos晶体管n5可以被截止，因此第一个第四节点nd4_1和第三个第四节点nd4_3可以被联接到接地电压vss端子。联接在第一个第四节点nd4_1和第三个第四节点nd4_3与感测节点so之间的第一个第二pmos晶体管p2_1和第三个第二pmos晶体管p2_3可以响应于施加到其栅极的第一个和第三个第二参考电压ref2《1，3》而确定根据接地电压vss电平通过pmos钳位方法在感测节点so中被放电的第三个第四列电压g的电平。此时，可能会发生pmos钳位，因为施加到第一个第二pmos晶体管p2_1和第三个第二pmos晶体管p2_3的栅极的第一个和第三个第二参考电压ref2《1，3》的电平没有比联接到其漏极的接地电压vss的电平低阈值电压电平。第三个第四列电压g的电平可以是通过将第一个第二pmos晶体管
p2_1的阈值电压电平与第一个第二参考电压ref2《1》的电平相加获得的电平与通过将第三个第二pmos晶体管p2_3的阈值电压电平与第三个第二参考电压ref2《3》的电平相加获得的电平之间的相对高的电平。例如，假设接地电压vss的电平为0v，第一个第二参考电压ref2《1》为0.1v，第三个第二参考电压ref2《3》的电平为0.3v，并且第一个第二pmos晶体管p2_1和第三个第二pmos晶体管p2_3中的每一个的阈值电压电平为0.7v，则第三个第四列电压g的电平可以是在第三个第二pmos晶体管p2_3中确定的1v。
228.图12是例示根据第二实施方式的图11所示的页缓冲器电路的操作的图。
229.参照图12，包括在编程循环中的编程操作可以包括位线设置操作t1至t3和编程电压施加操作t2至t4。
230.在位线设置操作中，可以将n种类型的m位设置码输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器，并且可以生成n种类型的列电压a、b、c、d、e、f、g和h。所生成的n种类型的列电压a、b、c、d、e、f、g和h可以被选择性地施加到与多条字线当中被选择为编程目标的被选字线的存储器单元联接的每条位线。
231.根据实施方式，作为n种类型的列电压a、b、c、d、e、f、g和h当中的最高电压并且具有电源电压vcore电平的第二列电压h可以作为禁止电压被施加到与被选字线中包括的多个存储器单元当中的编程禁止单元联接的位线。作为n种类型的列电压a、b、c、d、e、f、g和h当中的最低电压的第一列电压a可以作为第一允许电压被施加到与被选字线中包括的多个存储器单元当中具有最低阈值电压的第一单元联接的位线。作为n种类型的列电压a、b、c、d、e、f、g和h当中的第二低的电压的第一个第三列电压b可以作为第二允许电压被施加到与被选字线中包括的多个存储器单元当中具有高于第一单元的阈值电压且低于第三单元的阈值电压的阈值电压的第二单元联接的位线。作为n种类型的列电压a、b、c、d、e、f、g和h当中的第三低的电压的第二个第三列电压c可以作为第三允许电压被施加到与被选字线中包括的多个存储器单元当中具有高于第二单元的阈值电压且低于第四单元的阈值电压的阈值电压的第三单元联接的位线。作为n种类型的列电压a、b、c、d、e、f、g和h当中的第四低的电压的第三个第三列电压d可以作为第四允许电压被施加到与被选字线中包括的多个存储器单元当中具有高于第三单元的阈值电压且低于第五单元的阈值电压的阈值电压的第四单元联接的位线。作为n种类型的列电压a、b、c、d、e、f、g和h当中的第五低的电压的第一个第四列电压e可以作为第五允许电压被施加到与被选字线中包括的多个存储器单元当中具有高于第四单元的阈值电压且低于第六单元的阈值电压的阈值电压的第五单元联接的位线。作为n种类型的列电压a、b、c、d、e、f、g和h当中的第六低的电压的第二个第四列电压f可以作为第六允许电压被施加到与被选字线中包括的多个存储器单元当中具有高于第五单元的阈值电压且低于第七单元的阈值电压的阈值电压的第六单元联接的位线。作为n种类型的列电压a、b、c、d、e、f、g和h当中的第七低的电压的第三个第四列电压g可以作为第七允许电压被施加到与被选字线中包括的多个存储器单元当中具有高于第六单元的阈值电压且低于编程禁止单元的阈值电压的阈值电压的第七单元联接的位线。
232.如上所述，可以通过位线设置操作将n种类型的列电压a、b、c、d、e、f、g和h中的任何一种施加到多条位线中的每一条，然后可以通过编程电压施加操作将编程电压施加到被选字线。因此，在编程电压施加操作中，对第七单元的编程操作的强度可以低于对第六单元的编程操作的强度。同时，对第六单元的编程操作的强度可以低于对第五单元的编程操作
的强度。同时，对第五单元的编程操作的强度可以低于对第四单元的编程操作的强度。同时，对第四单元的编程操作的强度可以低于对第三单元的编程操作的强度。同时，对第三单元的编程操作的强度可以低于对第二单元的编程操作的强度。同时，对第二单元的编程操作的强度可以低于对第一单元的编程操作的强度。当然，对编程禁止单元的编程操作可以被限制。
233.图13是例示根据第三实施方式的页缓冲器电路的配置的图。
234.参照图13，页缓冲器pbx是例示参照图2描述的多个页缓冲器pb1至pbm中的任何一个的电路图。多个页缓冲器pb1至pbm中的每个pbx可以包括m个锁存器。在本文中，“m”可以是等于或大于2的自然数。在图中，假设“m”为2，可以看出多个页缓冲器pb1至pbm中的每个pbx包括两个锁存器121和122。
235.比较图9中公开的根据第一实施方式的页缓冲器电路的配置和图13中公开的根据第三实施方式的页缓冲器电路的配置，可以看出图9例示了用施加到其的一个电源电压vcore和一个接地电压vss操作的页缓冲器电路的配置，而图13例示了用施加到其的两个电源电压vcore和vcore2以及一个接地电压vss操作的页缓冲器电路的配置。
236.因此，在下文中描述图9中公开的根据第一实施方式的页缓冲器电路的配置与图13中公开的根据第三实施方式的页缓冲器电路的配置之间的差异。
237.参照图13，多个页缓冲器pb1至pbm中的每个pbx可以包括m个锁存器121和122、nmos晶体管n1和联接控制单元123。在本文中，“m”可以是等于或大于2的自然数。
238.nmos晶体管n1可以响应于具有预定电平和m-k+1种类型的选择电平中的任何一个的电压施加信号pbsense而将位线bl联接到感测节点so。
239.联接控制单元123可以响应于n种类型的m位设置码中的每一个被输入到m个锁存器121和122而将接地电压vss端子和具有低于预定电平的顺序电平的k种类型的电源电压vcore和vcore2端子中的任何一个联接到感测节点so。在本文中，“k”可以是等于或大于“m”的自然数。
240.根据实施方式，假设“k”和“m”各自为2且“n”为4，联接控制单元123可以响应于具有选择电平和预定电平中的任何一个的电压施加信号pbsense而将位线bl联接到感测节点so。
241.根据实施方式，假设“k”和“m”各自为2且“n”为4，联接控制单元123可以响应于4种类型的2位设置码中的每一种被输入到m锁存器121和122而将接地电压vss端子和具有低于预定电平的顺序电平的2种类型的电源电压vcore和vcore2端子中的任何一个联接到感测节点so。
242.参照图2、图4和图13，控制电路152可以在位线设置操作中生成具有预定电平和m-k+1种类型的选择电平中的任何一种的电压施加信号pbsense，并且将电压施加信号pbsense输入到多个页缓冲器pb1至pbm中的每个pbx中包括的nmos晶体管n1。
243.在多个页缓冲器pb1至pbm当中，将具有由控制电路152生成的高于k种类型的电源电压电平的预定电平的电压施加信号pbsense施加到内部nmos晶体管n1的页缓冲器可以在位线设置操作期间控制位线bl和感测节点so保持在电联接状态。在这种情况下，加载到感测节点so上的电压电平可以在位线设置操作中无损失地传送到位线bl。
244.在多个页缓冲器pb1至pbm当中，将具有由控制电路152生成的低于k种类型的电源
电压电平中的至少一种的m-k+1种类型的选择电平的电压施加信号pbsense施加到内部nmos晶体管n1的页缓冲器可以在位线设置操作的时段期间将位线bl电联接到感测节点so，但是加载到感测节点so上的电压电平可以被nmos晶体管n1进行nmos钳位并传送到位线bl。
245.此外，控制电路152可以控制联接控制单元123以在位线设置操作中将多个m位设置码输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器121和122并且将感测节点so联接到接地电压vss端子以及k种类型的电源电压vcore和vcore2端子中的任何一个。
246.参照图2、图4和图13，控制逻辑153可以对控制电路152进行控制以在位线设置操作中生成具有预定电平和m-k+1种类型的选择电平中的任何一种的电压施加信号pbsense并且将电压施加信号pbsense输入到多个页缓冲器pb1至pbm中的每个pbx中包括的nmos晶体管n1。
247.在控制逻辑153的控制下，在多个页缓冲器pb1至pbm当中，将具有由控制电路152生成的高于k种类型的电源电压电平的预定电平的电压施加信号pbsense施加到内部nmos晶体管n1的页缓冲器可以在位线设置操作的时段期间控制位线bl和感测节点so保持在电联接状态。在这种情况下，加载到感测节点so上的电压电平可以在位线设置操作中无损失地传送到位线bl。
248.在控制逻辑153的控制下，在多个页缓冲器pb1至pbm当中，将具有由控制电路152生成的低于k种类型的电源电压电平中的至少一种的m-k+1种类型的选择电平的电压施加信号pbsense施加到内部nmos晶体管n1的页缓冲器可以在位线设置操作的时段期间将位线bl电联接到感测节点so，但是加载到感测节点so上的电压电平可以被nmos晶体管n1进行nmos钳位并传送到位线bl。
249.此外，控制逻辑153可以控制联接控制单元123以在位线设置操作中将多个m位设置码输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器121和122并且将感测节点so联接到接地电压vss端子以及k种类型的电源电压vcore和vcore2端子中的任何一个。
250.更具体地，参照图13，联接控制单元123可以响应于n种类型的m位设置码当中的第一设置码被输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器121和122而控制接地电压vss电平被加载到感测节点so上。根据实施方式，假设“n”为4且“m”为2，当具有值“00”的第一设置码被施加到两个锁存器121和122的相应输入端子qs_n和qm_n并且两个锁存器121和122的相应输出端子qs和qm的值为“11”时，联接控制单元123中包括的三个nmos晶体管n2、n3和n5可以被导通，并且包括在联接控制单元123中的一个nmos晶体管n7和一个pmos晶体管p1可以被截止，因此接地电压vss电平可以被加载到感测节点so上。作为参考，包括在联接控制单元123中的两个nmos晶体管n4和n6可以被控制为响应于操作信号s1和s2而导通/截止。由于可以假设操作信号s1和s2是在位线设置操作中被激活的信号，所以可以假设两个nmos晶体管n4和n6在联接控制单元123的操作期间总是导通的。
251.联接控制单元123可以响应于n种类型的m位设置码当中的第二设置码被输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器121和122而控制电源电压vcore电平被加载到感测节点so上。根据实施方式，假设“n”为4且“m”为2，当具有值“11”的第二设置码被施加到两个锁存器121和122的相应输入端子qs_n和qm_n并且两个锁存器121和122的相
应输出端子qs和qm的值为“00”时，联接控制单元123中包括的三个nmos晶体管n2、n3和n5可以被截止，包括在联接控制单元123中的一个nmos晶体管n7和一个pmos晶体管p1可以被导通，因此第一电源电压vcore电平和第二电源电压vcore2电平中的每一个可以被加载到感测节点so上。此时，由于可以假设第一电源电压vcore电平高于第二电源电压vcore2电平，所以第一电源电压vcore电平可以被加载到感测节点so上。例如，第一电源电压vcore电平可以是1.8v，第二电源电压vcore2电平可以是0.3v。因此，具有1.8v的第一电源电压vcore电平可以被加载到感测节点so上。
252.联接控制单元123可以响应于n种类型的m位设置码当中的第三设置码被输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器121和122而控制第一电源电压vcore电平被加载到感测节点so上。根据实施方式，假设“n”为4且“m”为2，当具有值为“10”的第三设置码被施加到两个锁存器121和122的相应输入端子qs_n和qm_n并且两个锁存器121和122的相应输出端子qs和qm的值为“01”时，包括在联接控制单元123中的两个nmos晶体管n3和n5以及一个pmos晶体管p1可以被导通，包括在联接控制单元123中的两个nmos晶体管n2和n7可以被截止，因此第一电源电压vcore电平可以被加载到感测节点so上。
253.联接控制单元123可以响应于n种类型的m位设置码当中的第四设置码被输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器121和122而控制第二电源电压vcore2电平被加载到感测节点so上。根据实施方式，假设“n”为4且“m”为2，当具有值“01”的第四设置码被施加到两个锁存器121和122的相应输入端子qs_n和qm_n并且两个锁存器121和122的相应输出端子qs和qm的值为“10”时，包括在联接控制单元123中的三个nmos晶体管n2、n3和n5以及一个pmos晶体管p1可以被截止，一个包括在联接控制单元123中的nmos晶体管n7可以被导通，因此第二电源电压vcore2电平可以加载到感测节点so上。
254.更具体地，参照图13，当在位线设置操作的时段期间将具有高于第一电源电压vcore电平的预定电平的电压施加信号pbsense施加到nmos晶体管n1时，由联接控制单元123确定的感测节点so的电位电平可以原样传送到位线bl。
255.然而，当在位线设置操作的时段期间向nmos晶体管n1施加具有低于加载到感测节点so上的电压电平的选择电平的电压施加信号pbsense时，位线bl的电位电平可以是通过nmos钳位方法确定。根据实施方式，当在位线设置操作的时段期间第一电源电压vcore电平被加载到感测节点so上并且低于第一电源电压vcore电平的电压施加信号pbsense被施加到nmos晶体管n1时，位线bl的电平可以是通过从选择电平中减去nmos晶体管n1的阈值电压电平而获得的电平。例如，当第一电源电压vcore电平为1.8v，选择电平为1.2v，nmos晶体管n1的阈值电压电平为0.7v时，位线bl的电平可以为0.5v。
256.图14是例示根据第三实施方式的图13所示的页缓冲器电路的操作的图。
257.参照图14，包括在编程循环中的编程操作可以包括位线设置操作t1至t4和编程电压施加操作t3至t5。
258.在位线设置操作中，可以将n种类型的m位设置码输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器，并且可以生成n种类型的列电压vss、vcore2、pbsense-vth和vcore。所生成的n种类型的列电压vss、vcore2、pbsense-vth和vcore可以被选择性地施加到与多条字线当中被选择为编程目标的被选字线的存储器单元联接的每条位线。
259.在多个页缓冲器pb1至pbm当中需要将加载到感测节点so上的第一电源电压vcore
电平传送到位线bl的页缓冲器可以在位线设置操作t1至t4中连续地接收具有高于第一电源电压vcore电平的预定电平vpb_h的电压施加信号pbsense。另一方面，在多个页缓冲器pb1至pbm当中需要将加载到感测节点so上的第二电源电压vcore2电平、接地电压vss电平或钳位电压pbsense-vth电平传送到位线bl的页缓冲器可以在位线设置操作t1至t4的一些时段t3至t4期间接收具有低于第一电源电压vcore电平的选择电平vpb_l的电压施加信号pbsense。
260.根据实施方式，作为n种类型的列电压vss、vcore2、pbsense-vth和vcore当中的最高电压的第一电源电压vcore可以作为禁止电压施加到与被选字线中包括的多个存储器单元当中的编程禁止单元联接的位线。作为n种类型的列电压vss、vcore2、pbsense-vth和vcore当中的最低电压的接地电压vss可以作为第一允许电压施加到与被选字线中包括的多个存储器单元当中具有低于附加验证电压pvt的阈值电压的第一单元联接的位线。作为n种类型的列电压vss、vcore2、pbsense-vth和vcore当中的第三高的电压的电压pbsense-vth可以作为第二允许电压施加到与被选字线中包括的多个存储器单元当中具有高于附加验证电压pvt且低于预验证电压pvp的阈值电压的第二单元联接的位线。作为n种类型的列电压vss、vcore2、pbsense-vth和vcore当中的第二高的电压的第二电源电压vcore2可以作为第三允许电压施加到与被选字线中包括的多个存储器单元当中具有高于预验证电压pvp且低于主验证电压pvm的阈值电压的第三单元联接的位线。
261.如上所述，n种类型的列电压vss、vcore2、pbsense-vth和vcore中的任何一种可以通过位线设置操作被施加到多条位线中的每一条，然后可以通过编程电压施加操作将编程电压施加到被选字线。因此，在编程电压施加操作中，对第三单元的编程操作的强度可以低于对第二单元的编程操作的强度。同时，对第二单元的编程操作的强度可以低于对第一单元的编程操作的强度。当然，对编程禁止单元的编程操作可以被限制。
262.图15是例示根据第四实施方式的页缓冲器电路的配置的图。
263.参照图15，页缓冲器pbx是例示参照图2描述的多个页缓冲器pb1至pbm中的任何一个的电路图。多个页缓冲器pb1至pbm中的每个pbx可以包括m个锁存器。在本文中，“m”可以是等于或大于2的自然数。在图中，假设“m”为2，可以看出多个页缓冲器pb1至pbm中的每个pbx包括两个锁存器141和142。
264.比较图13中公开的根据第三实施方式的页缓冲器电路的配置和图15中公开的根据第四实施方式的页缓冲器电路的配置，可以看出图13例示了用施加到其的二个电源电压vcore和vcore2以及一个接地电压vss电平操作的页缓冲器电路的配置，而图15例示了用施加到其的三个电源电压vcore、vcore1和vcore2操作的页缓冲器电路的配置。
265.因此，在下文中描述图13中公开的根据第三实施方式的页缓冲器电路的配置与图15中公开的根据第四实施方式的页缓冲器电路的配置之间的差异。
266.参照图15，多个页缓冲器pb1至pbm中的每个pbx可以包括m个锁存器141和142、nmos晶体管n1和联接控制单元143。在本文中，“m”可以是等于或大于2的自然数。
267.nmos晶体管n1可以响应于具有预定电平和m-k+1种类型的选择电平中的任何一个的电压施加信号pbsense而将位线bl联接到感测节点so。
268.联接控制单元143可以响应于n种类型的m位设置码中的每一个被输入到m个锁存器141和142而将接地电压vss端子和具有低于预定电平的顺序电平的k种类型的电源电压
vcore、vcore1和vcore2端子中的任何一个联接到感测节点so。在本文中，“k”可以是等于或大于“m”的自然数。
269.根据实施方式，假设“k”为3且“m”为2，因为可能不存在具有选择电平的电压施加信号pbsense，所以联接控制单元143可以响应于具有预定电平的电压施加信号pbsense而将位线bl联接到感测节点so。
270.根据实施方式，假设“k”为3且“m”为2，联接控制单元143可以响应于4种类型的2位设置码中的每一种被输入到两个锁存器141和142而将接地电压vss端子和具有低于预定电平的顺序电平的3种类型的电源电压vcore、vcore1和vcore2端子中的任何一种联接到感测节点so。
271.更具体地，参照图15，联接控制单元143可以响应于n种类型的m位设置码当中的第一设置码被输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器141和142而控制接地电压vss电平被加载到感测节点so上。根据实施方式，假设“n”为4且“m”为2，当具有值“00”的第一设置码被施加到两个锁存器141和142的相应输入端子qs_n和qm_n并且两个锁存器141和142的相应输出端子qs和qm的值为“11”时，联接控制单元143中包括的三个nmos晶体管n2、n3和n7可以被导通，包括在联接控制单元143中的两个nmos晶体管n5和n9以及两个pmos晶体管p1和p2可以被截止，因此接地电压vss电平可以被加载到感测节点so上。作为参考，包括在联接控制单元143中的三个nmos晶体管n4、n6和n8可以被控制为响应于操作信号s1、s2和s3而导通/截止。由于可以假设操作信号s1、s2和s3是在位线设置操作中被激活的信号，因此可以假设三个nmos晶体管n4、n6和n8在联接控制单元143的操作期间总是导通的。
272.联接控制单元143可以响应于n种类型的m位设置码当中的第二设置码被输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器141和142而控制第一电源电压vcore电平被加载到感测节点so上。根据实施方式，假设“n”为4且“m”为2，当具有值“11”的第二设置码被施加到两个锁存器141和142的相应输入端子qs_n和qm_n并且两个锁存器141和142的相应输出端子qs和qm的值为“00”时，包括在联接控制单元143中的三个nmos晶体管n2、n3和n7可以被截止，联接控制单元143中包括的两个nmos晶体管n5和n9以及两个pmos晶体管p1和p2可以被导通，因此第一电源电压vcore电平、第二电源电压vcore2电平和第三电源电压vcore1电平中的每一个可以被加载到传感节点so上。此时，由于可以假设第一电源电压vcore电平高于第二电源电压vcore2电平和第三电源电压vcore1电平，所以第一电源电压vcore电平可以被加载到感测节点so上。例如，第一电源电压vcore电平可以是1.8v，第二电源电压vcore2电平可以是0.3v，第三电源电压vcore1电平可以是0.5v。因此，具有1.8v的第一电源电压vcore电平可以被加载到感测节点so上。
273.联接控制单元143可以响应于n种类型的m位设置码当中的第三设置码被输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器141和142而控制第三电源电压vcore1电平被加载到感测节点so上。根据实施方式，假设“n”为4且“m”为2，当具有值为“10”的第三设置码被施加到两个锁存器141和142的相应输入端子qs_n和qm_n并且两个锁存器141和142的相应输出端子qs和qm的值为“01”时，联接控制单元143中包括的三个nmos晶体管n3、n5和n7以及一个pmos晶体管p1可以被导通，包括在联接控制单元143中的两个nmos晶体管n2和n9以及一个pmos晶体管p2可以被截止，因此第三电源电压vcore1电平可以被加载
到感测节点so上。
274.联接控制单元143可以响应于n种类型的m位设置码当中的第四设置码被输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器141和142而控制第二电源电压vcore2电平被加载到感测节点so上。根据实施方式，假设“n”为4且“m”为2，当具有“01”值的第四设置码被施加到两个锁存器141和142的相应输入端子qs_n和qm_n并且两个锁存器141和142的相应输出端子qs和qm的值为“10”时，联接控制单元143中包括的三个nmos晶体管n3、n5和n7以及一个pmos晶体管p1可以被截止，包括在联接控制单元143中的两个nmos晶体管n2和n9以及一个pmos晶体管p2可以被导通，因此第二电源电压vcore2电平可以被加载到感测节点so上。
275.图16是例示根据第四实施方式的图15所示的页缓冲器电路的操作的图。
276.参照图16，包括在编程循环中的编程操作可以包括位线设置操作t1至t4和编程电压施加操作t3至t5。
277.在位线设置操作中，可以将n种类型的m位设置码输入到多个页缓冲器pb1至pbm中的每个pbx中包括的m个锁存器，并且可以生成n种类型的列电压vss、vcore2、vcore1和vcore。所生成的n种类型的列电压vss、vcore2、vcore1和vcore可以被选择性地施加到与多条字线当中被选择为编程目标的被选字线的存储器单元联接的每条位线。
278.根据实施方式，作为n种类型的列电压vss、vcore2、vcore1和vcore当中的最高电压的第一电源电压vcore可以作为禁止电压施加到与被选字线中包括的多个存储器单元当中的编程禁止单元联接的位线。作为n种类型的列电压vss、vcore2、vcore1和vcore当中的最低电压的接地电压vss可以作为第一允许电压施加到与被选字线中包括的多个存储器单元当中具有低于附加验证电压pvt的阈值电压的第一单元联接的位线。作为n种类型的列电压vss、vcore2、vcore1和vcore当中的第三高的电压的第三电源电压vcore1可以作为第二允许电压施加到与被选字线中包括的多个存储器单元当中具有高于附加验证电压pvt且低于预验证电压pvp的阈值电压的第二单元联接的位线。作为n种类型的列电压vss、vcore2、vcore1和vcore当中的第二高的电压的第二电源电压vcore2可以作为第三允许电压施加到与被选字线中包括的多个存储器单元当中具有高于预验证电压pvp且低于主验证电压pvm的阈值电压的第三单元联接的位线。
279.如上所述，n种类型的列电压vss、vcore2、vcore1和vcore中的任何一种可以通过位线设置操作被施加到多条位线中的每一条，然后可以通过编程电压施加操作将编程电压施加到被选字线。因此，在编程电压施加操作中，对第三单元的编程操作的强度可以低于对第二单元的编程操作的强度。同时，对第二单元的编程操作的强度可以低于对第一单元的编程操作的强度。当然，对编程禁止单元的编程操作可以被限制。
280.根据本公开的实施方式，可以在对编程为基于设置的阈值电压电平划分的编程状态的多个存储器单元的验证操作中使用设置的阈值电压电平和从设置的阈值电压电平顺序减小的至少三个验证电压，使得可以将多个存储器单元的编程状态划分为至少四种类型的编程状态。
281.由此，在各种实施方式中，可以执行其中根据在验证操作中划分的至少四种类型的编程状态来选择至少四种类型的列电压中的任何一种并将其施加到多条位线中的每一条的编程操作。因此，在各种实施方式中，可以预期到编程操作的性能的提高。
282.虽然已经关于特定实施方式和附图例示和描述了本公开，但所公开的实施方式并非旨在是限制性的。此外，要注意的是，在不背离本公开的精神和/或范围的情况下，如本领域技术人员将在本公开的教导下认识到的那样，可以通过替换、改变和修改以各种方式实现本公开。
283.例如，前述实施方式中描述的逻辑门和晶体管的布置和类型可以依据输入信号的极性而被不同地实现。
284.相关申请的交叉引用
285.本技术要求于2021年9月28日递交的韩国专利申请no.10-2021-0128051的优先权，其公开内容通过引用的方式整体并入本文。