一种自适应三维NAND存储器的制作方法

一种自适应三维nand存储器
技术领域
1.本发明涉及半导体技术领域，更具体地说，本发明涉及一种自适应三维nand存储器。


背景技术：

2.如图1所示，三维存储器是三维集成路的一个重要应用，三维存储器的出现是为了满足市场对存储器单位面积存储容量不断増长的需求。在三维存储器中利用tsv作为层与层之间的连接总线，基于tsv连接的三维存储器与二维存储器相比，能够有效地提高电路的集成度、降低互连线延迟、降低电路功耗、提高芯片的性能，被认为是延续摩尔定律的有效方法。
3.现有的三维存储器其修复方法不能有效的利用具有故障的存储芯片，导致一些故障芯片未被利用便被丢弃，大大降低了三维存储器的成品率。


技术实现要素：

4.为了克服现有技术的上述缺陷，本发明的实施例提供一种自适应三维nand存储器，以解决上述背景技术中提出的问题。
5.为实现上述目的，本发明提供如下技术方案：
6.一种自适应三维nand存储器，所述存储器包括存储芯片，所述存储芯片包括若干个存储块，所述存储块划分为若干个存储子块，所述存储芯片中设置一个无故障存储块为修复块，所述修复块中包括若干个修复子块，存储芯片通过修复块中的修复子块对存储芯片中的故障存储子块进行修复。
7.在一个优选地实施方式中，所述修复子块与存储块中存储子块数量一致。
8.在一个优选地实施方式中，所述存储芯片包括逻辑控制层，所述修复块为离存储芯片逻辑控制层最近的存储块。
9.在一个优选地实施方式中，所述逻辑控制层包括：内建自测试电路、内建冗余分析电路、全局冗余分析电路与保险丝宏；
10.所述内建自测试电路，用于测试存储单元是否有故障；
11.所述内建冗余分析电路，用于记录内建自测试电路得到的故障存储子块，并将其分配行列冗余单元；
12.所述全局冗余分析电路，用于给有故障的存储子块分配全局冗余修复子块；
13.所述保险丝宏，用于将故障存储子块的对应修复块地址重映射。
14.在一个优选地实施方式中，所述逻辑控制层还包括信号选择器，所述信号选择器输出端连接有地址解码器；
15.所述地址解码器，用于解码全局冗余分析电路发出的触发信号；
16.所述信号选择器，用于从全局冗余分析电路信号和保险丝宏信号中二选一作为输出信号。
17.本发明的一种自适应三维nand存储器技术效果和优点：
18.本发明在存储芯片中将一个无故障存储块设置为修复块，且修复块中包括若干个与其余存储块中存储子块数量一致的修复子块，将其作为全局冗余，进而能够通过修复块中的修复子块对存储芯片中的故障存储子块进行修复，大大提高了三维存储器的成品率。
附图说明
19.图1为现有三维nand存储器结构示意图；
20.图2为本发明一种自适应三维nand存储器结构示意图；
21.图3为本发明的逻辑控制层结构示意图；
22.图4为本发明一种自适应三维nand存储器工作流程图；
23.附图标记为：10—存储芯片、11—存储块、12—修复块、13—全局冗余分析电路、14—地址解码器、111—存储子块、121—修复子块、131—内建自测试电路、132—内建冗余分析电路、133—全局冗余分析电路、134—保险丝宏、135—信号选择器。
具体实施方式
24.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
25.实施例1
26.如图2所示，本发明一种自适应三维nand存储器，所述存储器包括存储芯片10，所述存储芯片10包括若干个存储块11，为了更好地找出对应故障点，我们将每个存储块11划分为若干个存储子块111，由于对故障存储子块111的修复需要利用冗余替换该故障子块，所以我们在存储芯片10中设置一个无故障存储块11为修复块12，所述修复块12中包括若干个修复子块121，其与其余存储块11中存储子块111数量一致，作为全局冗余，进而通过修复块12中的修复子块121对存储芯片10中的故障存储子块111进行修复。
27.实施例2
28.作为进一步的优化改进，在上述实施例1中，我们选择存储芯片10中的一个无故障存储块为修复块12，其还包括逻辑控制层13，但由于芯片对故障存储子块111进行访问时，访问信号在层与层之间传输时会有延迟。为了减少信号传输，提高访问的速度，所以我们将修复块12设置为离存储芯片10逻辑控制层13最近的存储块11，即离逻辑控制层13最近的存储块11作为全局冗余。
29.实施例3
30.作为进一步的优化改进，在上述实施例2中，我们将离逻辑控制层13最近的存储块11作为修复块12，在此，我们将逻辑控制层13具体细化一下，如图3所示，所述逻辑控制层13包括内建自测试电路131、内建冗余分析电路132、全局冗余分析电路133与保险丝宏134；所述内建自测试电路131用于测试存储单元是否有故障；所述内建冗余分析电路132用于记录内建自测试电路131得到的故障存储子块111，并将其分配行列冗余单元；所述全局冗余分析电路133根据内建冗余分析电路132的记录信息和经过行列冗余修复后的存储子块111故
障信息，给有故障的存储子块111分配全局冗余修复子块121；所述保险丝宏134用于存储故障信息已完成故障存储子块111到修复块12中对应修复子块121的地址重映射。
31.作为进一步的优化改进，所述逻辑控制层还包括信号选择器135，其外围还包括地址解码器14，用于解码全局冗余分析电路133发出的触发信号；所述信号选择器135用于从全局冗余分析电路133信号和保险丝宏134信号中二选一作为输出信号,进而保证存储器的正常工作。
32.本发明一种自适应三维nand存储器具体工作流程如下：
33.如图4所示，本发明逻辑控制层13具有测试修复和正常工作两种模式。在测试修复模式下，内建自测试电路131给对三维存储器的存储单元进行测试，并把测试结果传输到内建冗余分析电路132中。内建冗余分析电路132记录下故障单元的地址并给故障单元分配行列冗余，接着内建冗余分析电路132把所记录的信息传输到全局冗余分析电路133中。全局冗余分析电路133记录下内建冗余分析电路132中的信息，用全局冗余中修复子块121对有故障的存储子块111进行修复。
34.在正常工作模式下内建自测试电路131处于不工作状态，访问地址被传输到全局冗余分析电路133和信号选择器135中，将访问地址与全局冗余分析电路133中故障单元地址进行比较，若访问地址不在全局冗余分析电路133的记录中，全局冗余分析电路133中输出触发信号,以控制访问地址直接传输到地址解码器14中，选中所要访问的存储单元。若访问地址在全局冗余分析电路133的记录中，即所要访问的存储单元是故障单元，触发信号控制信号选择器135,保险丝宏134中输出与故障地址相对应的映射地址，传输到地址解码器14中,完成故障存储单元到冗余存储单元的地址重映射。
35.最后应说明的几点是：首先，在本技术的描述中，需要说明的是，除非另有规定和限定，术语“安装”、“相连”、“连接”应做广义理解，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变，则相对位置关系可能发生改变；
36.其次：本发明公开实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计，在不冲突情况下，本发明同一实施例及不同实施例可以相互组合；
37.最后：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。