氧化物半导体半浮栅晶体管存储器及其编程擦除和读取方法

1.本发明属于半导体集成电路技术领域，具体涉及一种氧化物半导体半浮栅晶体管存储器及其编程擦除和读取方法。


背景技术：

2.浮栅晶体管存储器在断电后其浮栅中存储的电荷可以保持数年，不需要刷新，是一种非易失性存储器。该存储单元可通过并联或串联的电路架构来构建存储器芯片，即norflash或nandflash，前者操作速度较快，后者的存储密度高。目前，浮栅晶体管存储器在固态硬盘与u盘等领域取得了广泛的应用。然而，浮栅晶体管存储器通常基于fowler-nordheim（f-n）隧穿的机制来实现器件的编程与擦除，这要求擦写电压高达10v以上，编程擦除时间更是长达1 ms级别，导致数据处理的速率过慢，功耗较高。随着大数据时代的带来，亟需开发一种擦写电压低、擦写速度快的非易失性存储器。
3.采用另一个晶体管与浮栅晶体管存储器中的浮栅相连的设计，能让对浮栅的电荷注入与移除不再基于f-n隧穿机制，而是基于在另一个晶体管开启情况下对浮栅与栅极所组成电容的充放电。这种设计有望大幅提升存储器的擦写速率，但同时也会引入新的问题：一是另一个晶体管的漏电流必须极低，否则浮栅中的存储电荷将通过该晶体管的沟道快速流失，使得存储器的保持时间大幅降低；二是存储器单元的结构必须足够优化，能与目前存储器的电路架构，尤其是nand架构相兼容，否则将牺牲存储器芯片的密度。近年来，氧化物半导体的研究取得明显进展，最近报道的氧化物半导体晶体管（ostft）的漏电流已低于10-22
a/μm，开关电流比超过10
17
，且在沟长仅有7nm的情况下仍能保持优异性能，这为解决上述浮栅晶体管存储器的问题提供了契机。


技术实现要素：

4.本发明的目的是提供一种与现有商用nandflash的制备工艺和电路架构都兼容的、编程擦除速度快且无需刷新的非易失性氧化物半导体半浮栅晶体管存储器及其编程擦除和读取方法。
5.本发明提供的氧化物半导体半浮栅晶体管存储器，该存储器单元在p型浮栅晶体管（p-fgt）的栅介质层中嵌入有n型氧化物半导体薄膜，该氧化物半导体薄膜与p-fgt的漏极相连，同时连接p-fgt的浮栅，并通过共用p-fgt的栅极和部分栅介质，形成嵌入在p-fgt栅介质中的n型氧化物半导体薄膜晶体管（n-ostft）。具体地，该存储器单元包含一个p-fgt和一个嵌入到所述p-fgt栅介质中的n-ostft；所述p-fgt包含栅极、第一层栅介质、浮栅、第二层栅介质、源漏电极、沟道；所述n-ostft的沟道位于所述p-fgt的第一层栅介质与二层栅介质之间，同时连接p-fgt的浮栅与漏极，并且，所述n-ostft共用所述p-fgt的栅极和部分栅介质。
6.本发明设计的氧化物半导体半浮栅晶体管存储器，向栅极施加正压，所述n-ostft开启，可通过向与之相连的p-fgt漏极上施加电压来向浮栅注入，或从浮栅移除电荷，以进
行编程或擦除操作，擦写速度快；向栅极施加负压，所述n-ostft关断，可通过测量p-fgt源漏电极两端的电流或电压差来读取该存储器的存储状态，属于非破坏性读取；在不施加栅压，即断电的条件下，所述n-ostft关断，编程在p-fgt浮栅中的电荷能长期保存，因此该存储器具有非易失性。该存储器单元既可以采用nor架构电路，也可以采用nand架构电路来构建存储器芯片，两种架构下均可实现擦写与读取操作。本发明所公开的存储器与现有商用存储器的工艺及架构的兼容性好、擦写速度快、存储时间长，具有切实且广阔的应用前景。
7.本发明中，所述存储器单元可采用顶栅结构、底栅结构或环栅结构；其中：所述顶栅结构，自下而上依次为沟道衬底、源极与漏极、第一层栅介质、浮栅与氧化物半导体、第二层栅介质、栅极，其中氧化物半导体与浮栅和漏极分别相连；所述底栅结构，自下而上依次为衬底、栅极、第一层栅介质、浮栅与氧化物半导体、第二层栅介质、源极与漏极、沟道，其中氧化物半导体与浮栅和漏极分别相连；所述环栅结构，自外向内依次为栅极、第一层栅介质、浮栅与氧化物半导体、第二层栅介质、沟道与源漏电极，其中，氧化物半导体与浮栅相连，同时一端与漏极或沟道相连；任何其他合适的器件结构。
8.进一步地：所述顶栅器件包含：衬底沟道；源漏电极，按照设计图案相互隔开地分别形成在所述衬底沟道上；第一层栅介质，形成在所述源极和部分漏极之上，还形成在所述衬底沟道上没有被所述源漏电极覆盖的位置之上，另有部分漏极上方不形成该层；氧化物半导体半浮栅，按照设定图案形成在所述第一层栅介质之上，处于下方源漏电极所定义的沟道位置范围内，还形成在所述漏极没有被所述第一层栅介质覆盖的位置之上，与漏极相连通；浮栅，可采用薄膜结构或不连续的纳米结构：浮栅薄膜按照设定图案形成在所述第一层栅介质之上，处于下方源漏电极所定义的沟道位置范围内，并与所述氧化物半导体半浮栅相连通；纳米浮栅按照设定图案形成在所述氧化物半导体半浮栅之上；第二层栅介质，形成在所述浮栅和氧化物半导体半浮栅之上，还形成在所述第一层栅介质上没有被所述浮栅和氧化物半导体半浮栅覆盖的位置之上；栅极，按照设定图案形成在所述第二层栅介质之上，与下方源漏电极所定义的沟道位置相对应，并覆盖下方浮栅和氧化物半导体半浮栅的位置范围。
9.所述底栅器件包含：衬底；栅极，按照设定图案形成在所述衬底之上；第一层栅介质，形成在所述栅极之上，还形成在所述衬底上没有被所述栅极覆盖的位置之上；氧化物半导体半浮栅，按照设定图案形成在所述第一层栅介质之上，处于下方栅极所覆盖的位置范围内；浮栅，可采用薄膜结构或不连续的纳米结构：浮栅薄膜按照设定图案形成在所述第一层栅介质之上，处于下方栅极所覆盖的位置范围内，并与所述氧化物半导体半浮栅相
连通；纳米浮栅按照设定图案形成在所述氧化物半导体半浮栅之上；第二层栅介质，形成在所述浮栅和部分氧化物半导体半浮栅之上，还形成在所述第一层栅介质上没有被所述浮栅和氧化物半导体半浮栅覆盖的位置之上，另有部分氧化物半导体半浮栅上方不形成该层；源漏电极，按照设计图案相互隔开地分别形成在所述第二层栅介质上，其中，漏极还形成在所述氧化物半导体薄膜没有被所述第二栅介质层覆盖的位置之上，与氧化物半导体薄膜相连通；沟道，按照设计图案形成在所述源漏电极上，还形成在所述第二栅介质层上没有被所述源漏电极覆盖的位置之上，与下方所述栅极的位置相对应。
10.所述环栅器件自外向内包含以下结构：栅极、第一层栅介质、氧化物半导体、浮栅、第二层栅介质、沟道与源漏电极，其中，氧化物半导体与浮栅相连，同时一端与漏极或沟道相连。
11.本发明中，所述p-fgt沟道采用元素半导体、合金半导体、化合物半导体、二维半导体、氧化物半导体或有机半导体，或其中几种的组合；其中：所述元素半导体，包括单晶、多晶或非晶结构的si或ge；所述合金半导体，包括sige、algaas、alinas、gaasp、gainp、gainas和gainasp；所述化合物半导体，包括sic、gan、gaas、gap、inp、inas和inte；所述二维半导体，包括二维硫化钼、二维硫化钨、二维硒化钨、二维黑磷。
12.本发明中，所述漏极、源极与栅极可采用金属，包括mg、al、sc、ti、v、cr、mn、ni、cu、zn、ga、zr、nb、mo、pd、ag、cd、in、sn、la、hf、ta、w、ir、pt、au、bi、co、ru；以上金属两元或多元的合金；以上金属单元或多元的氧化物、氮化物。
13.本发明中，所述第一和第二栅介质可采用sio2、si3n4、al2o3、hfo2、zro2、ta2o5、y2o3中的一种或几种的叠层；由si、al、hf、zr、ba、ti、ta、y元素中的两种或多种所组成的两元或多元氧化物或氮化物。
14.本发明中，所述浮栅可采用元素半导体、合金半导体、化合物半导体、二维半导体、氧化物半导体或有机半导体，或其中几种的组合；其中：所述元素半导体，包括单晶、多晶或非晶结构的si或ge；所述合金半导体，包括sige、algaas、alinas、gaasp、gainp、gainas和gainasp；所述化合物半导体，包括sic、gan、gaas、gap、inp、inas和inte；所述二维半导体，包括二维硫化钼、二维硫化钨、二维硒化钨、二维黑磷。
15.金属，包括mg、al、sc、ti、v、cr、mn、ni、cu、zn、ga、zr、nb、mo、pd、ag、cd、in、sn、la、hf、ta、w、ir、pt、au、bi、co、ru；以上金属两元或多元的合金；以上金属单元或多元的氧化物、氮化物。
16.本发明中，所述n型氧化物半导体半浮栅可采用一元氧化物半导体材料，具体选自zno
x
、gao
x
、ino
x
、sno
x
、nio
x
、cuo
x
、wo
x
、vo
x
；由al、zn、ga、in、sn、ni、cu、w、er、la、v、ti、ta、bi、y中的两种或多种元素所组成的两元或多元氧化物。
17.本发明还提供上述存储器单元及其在nand架构电路中的编程、擦除和读取方法；其中：存储器单元的编程方法为，向所述存储器的栅极施加第一电压，漏极施加第二电
压，将源极接地，其中，所述第一电压为正电压，并大于所述第二电压；存储器单元的擦除方法为，向所述存储器的栅极施加所述第一电压，漏极施加第三电压，将源极接地，其中，所述第三电压不大于所述第一电压，同时大于所述第二电压；存储器单元的读取方法为，向所述存储器的栅极施加负电压，将源极接地，同时向漏极施加读取电压，测量源漏极两端的电压差或电流；nand架构电路中存储器的编程方法为，向所选通的存储器单元的字线施加第一电压，并且向同一位线中其它存储器单元的字线施加足够高的负电压使其中的p-fgt完全开启，同时，将所选通的存储单元源极端的位线接地，向所选通的存储单元漏极端的位线施加第二电压，其中所述第一电压为正电压，并大于所述第二电压；nand架构电路中存储器的擦除方法为，向所选通的存储器单元的字线施加所述第一电压，并且向同一位线中其它存储器单元的字线施加足够高的负电压使其中的p-fgt完全开启，同时，将所选通的存储器单元源极端的位线接地，向所选通的存储器单元漏极端的位线施加第三电压，其中，所述第三电压不大于所述第一电压，同时大于所述第二电压；nand架构电路中存储器的读取方法为，向所选通的存储器单元的字线施加负电压，并且向同一位线中其它存储器单元的字线施加足够高的负电压使其中的p-fgt完全开启，同时，将所选通的存储器单元源极端的位线接地，向所选通的存储器单元漏极端的位线施加读取电压，测量位线两端的电压差或电流。
18.与现有技术相比，本发明的有益效果为：（1）通过ostft给浮栅晶体管的浮栅充电和放电来实现存储器的编程与擦除，可以大幅提高存储器的擦写速度。同时，ostft超低的关态电流能使浮栅中存储的电荷可以长时间保持，避免牺牲浮栅晶体管存储器的保持时间；（2）通过将n-ostft嵌入到p-fgt的栅介质中的设计，使得该包含两个晶体管的存储器只需要三端控制电极，通过向栅极施加正、负电压的方法来分别控制两个晶体管的开启与关断，实现对该存储器单元，及其在nand架构电路中的编程、擦除和读取操作。这使得本发明所提供的存储器单元与现有商用nandflash存储器具有很好的架构兼容性，可实现较高的存储密度；（3）氧化物半导体可采用原子层沉积工艺于较低的温度下大面积均匀制备，所制备的薄膜具有优异的台阶覆盖率，因此所述存储器的制备工艺能够与cmos标准工艺以及3d-nand的制备工艺都相兼容；（4）ostft的性能可通过组成元素、缺陷浓度、薄膜厚度等参数在较大范围内调控，这使得本发明所提供的存储器有望成为一种通用的存储器器件结构。当所述ostft具有超低的关态电流时，所述存储器能面向非易失性存储器的应用场景，提升其编程与擦除速度；当所述ostft具有较高的开态电流时，所述存储器能面向dram的应用场景，提升其保持时间和存储密度。当所述ostft兼具超低的关态电流和较高的开态电流时，所述存储器有望兼具dram的编程与擦除速度和非易失性存储器的保持时间及存储密度。
附图说明
19.附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。
20.图1为本发明的氧化物半导体半浮栅晶体管存储器的等效电路图。
21.图2-图4为本发明的氧化物半导体半浮栅晶体管存储器的几个器件结构实施例，其中：图2为以硅衬底为沟道的、薄膜浮栅的顶栅结构氧化物半导体半浮栅晶体管存储器结构示意图；图3为以硅衬底为沟道的、纳米浮栅的顶栅结构氧化物半导体半浮栅晶体管存储器结构示意图；图4为薄膜浮栅的底栅结构氧化物半导体半浮栅晶体管存储器结构示意图。
22.图5-图7依次为本发明的氧化物半导体半浮栅晶体管存储器单元的编程、擦除和读取方法的示意图。
23.图8-图10依次为本发明的氧化物半导体半浮栅晶体管存储器在nand架构电路中编程、擦除和读取方法的示意图。
具体实施方式
24.以下，将参照附图来描述本发明的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。
25.本发明提供的氧化物半导体半浮栅晶体管存储器，如图1所示，该存储器在p-fgt的栅介质中嵌入一个n-ostft，所述n-ostft的氧化物半导体沟道与p-fgt的漏极相连，同时连接p-fgt的浮栅，并且，所述n-ostft共用p-fgt的栅极和部分栅介质。
26.在优选的实施例中，采用硅衬底作为所述氧化物半导体半浮栅晶体管存储器的沟道，此时，所述存储器为顶栅结构，其中，p型晶体管即为p-mosfet，如图2所示。所述存储器的沟道为n型轻掺杂硅（1），并在沟道与源漏电极接触处对硅进行p型重掺杂（2）；（3）和（4）分别为所述存储器的漏极和源极；（5）是所述存储器的第一层栅介质；（6）为所述存储器的浮栅薄膜；（7）为所述存储器的n-氧化物半导体半浮栅，同时与所述存储器的漏极（3）和浮栅（6）相连；（8）和（9）分别为所述存储器的第二层栅介质和栅极。
27.在优选的实施例中，所述氧化物半导体半浮栅晶体管存储器还可以采用分散的纳米结构浮栅（6），如图3所示。
28.优选地，所述氧化物半导体半浮栅晶体管存储器还可以采用底栅结构，如图4所示。（1）为所述存储器的衬底，可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材；（2）和（3）分别为所述存储器的栅极和第一层栅介质；（4）和（5）分别为所述存储器的浮栅和氧化物半导体半浮栅，相互连通；（6）为所述存储器的第二层栅介质，部分氧化物半导体半浮栅（5）上方不形成该层；（7）为所述存储器的源极；（8）为所述存储器的漏极，与氧化物半导体半浮栅相连；（9）为所述存储器的沟道。
29.图5示出了一种对所述氧化物半导体半浮栅晶体管存储器单元进行编程的方法。向所述存储器的栅极施加第一电压（v1），漏极施加第二电压（v2），将源极接地。其中，v1》 0且v2《v1, 此时，所述存储器中的p-fgt关断，n-ostft开启，所述栅极与所述浮栅所组成的电容两端有电势差，可以通过n-ostft向浮栅注入电子，实现对所述存储器的编程。
30.图6示出了一种对所述氧化物半导体半浮栅晶体管存储器单元进行擦除的方法。向所述存储器的栅极施加所述第一电压（v1），漏极施加第三电压（v3），将源极接地。其中，v1》 0且v2《 v3≤v1, 此时，所述存储器中的p-fgt关断，n-ostft开启，所述栅极与所述浮栅所
组成的电容两端的电势差小于编程时的电势差，可以通过n-ostft将浮栅中的电子移出，实现对所述存储器的擦除。
31.图7示出了一种对所述氧化物半导体半浮栅晶体管存储器单元进行读取的方法。向所述存储器的栅极施加第一读取电压（v
read
），将源极接地，同时向漏极施压第二读取电压（vd）。其中， v
read
《 0，此时，所述存储器中的n-ostft关断，p-fgt开启，可通过测量源漏极两端的电压差或电流来实现对所述存储器的读取。
32.所述氧化物半导体半浮栅晶体管存储器单元既可以采用nor架构，也可以采用nand架构来构建存储器电路，两种架构下均可实现编程、擦除与读取操作。其中，对nor架构下存储器的编程、擦除与读取可采用与所述存储器单元的编程、擦除与读取相同的方法；nand架构下所述存储器的编程、擦除与读取方法如图4a-4c所示。
33.图8示出了一种对nand架构电路中所述存储器进行编程的方法。向所选通的存储器单元的字线施加第一电压（v1），并且向同一位线中其它存储器单元的字线施加通过电压（v
pass
），同时，将所选通的存储器单元源极端的位线接地，向所选通的存储器单元漏极端的位线施加第二电压（v2）。其中，v
pass 0，v1》 0且v2《v1, 此时，与所选通的存储器单元处于同一位线中存储器单元的p-fgt完全开启，n-ostft关断，记忆状态不受影响；所选通的存储器单元中的p-fgt关断，n-ostft开启，所选通的存储器单元中的栅极与浮栅所组成的电容两端有电势差，可以通过n-ostft向浮栅注入电子，实现对所选通的存储器单元的编程。依据此方法进行扫描操作，可实现对所述电路中所有存储器单元的编程。
34.图9示出了一种对nand架构电路中所述存储器进行擦除的方法。向所选通的存储器单元的字线施加所述第一电压（v1），并且向同一位线中其它存储器单元的字线施加通过电压（v
pass
），同时，将所选通的存储器单元源极端的位线接地，向所选通的存储器单元漏极端的位线施加第三电压（v3）。其中，v
pass 0，v1》 0且v2《 v3≤v1, 此时，与所选通的存储器单元处于同一位线中存储器单元的p-fgt完全开启，n-ostft关断，记忆状态不受影响；所选通的存储器中的p-fgt关断，n-ostft开启，所述栅极与浮栅所组成的电容两端的电势差小于编程时的电势差，可以通过n-ostft将浮栅中的电子移出，实现对所选通的存储器单元的擦除。依据此方法进行扫描操作，可实现对所述电路中所有存储器单元的擦除。
35.图10示出了一种对nand架构电路中所述存储器进行读取的方法。向所选通的存储器单元的字线施加第一读取电压（v
read
），并且向同一位线中其它存储器单元的字线施加通过电压（v
pass
），同时，将所选通的存储器单元源极端的位线接地，向所选通的存储器单元漏极端的位线施加第二读取电压（vd）。其中，v
pass 0且v
read
《 0，此时，与所选通的存储器单元处于同一位线中存储器单元的p-fgt完全开启，n-ostft关断，记忆状态不受影响；所选通的存储器中的n-ostft关断，p-fgt开启，可通过测量位线两端的电压差或电流来实现对所选通的存储器单元的读取。依据此方法进行扫描操作，可实现对所述电路中所有存储器单元的读取。