一种延迟锁相环和存储器的制作方法

本公开涉及半导体存储器，尤其涉及一种延迟锁相环和存储器。

背景技术：

1、在动态随机存取存储器(dynamic random access memory，dram)中，延迟锁相环需要利用延迟线对四相位时钟信号(即4个相位依次相差90度的时钟信号)进行传输，以便后续完成数据采样处理。然而，在延迟锁相环的工作过程中，需要对延迟线的工作参数进行调节和锁定，利用时间数字转换器可以加快延迟线调节的速度。然而，时间数字转换器在某些情况下会出现误码问题，反而为延迟线调节带来不利影响，增加了延迟锁相环的锁定时间。

技术实现思路

1、本公开提供了一种延迟锁相环和存储器，能够改善时间数字转换器的误码问题，提高延迟锁相环的工作性能。

2、本公开的技术方案是这样实现的：

3、第一方面，本公开实施例提供了一种延迟锁相环，所述延迟锁相环包括第一信号路径和时间数字转换器，所述时间数字转换器包括检测模块和转换模块；其中，

4、所述第一信号路径，包括第一延迟线，配置为接收参考时钟信号，输出反馈时钟信号；其中，所述第一延迟线的延迟参数受到粗调控制码的控制；

5、所述检测模块，配置为接收所述参考时钟信号和所述反馈时钟信号；基于所述参考时钟信号和所述反馈时钟信号之间的相位差，输出工作指示信号；其中，在所述相位差大于等于第一阈值的情况下，所述工作指示信号产生一个脉冲，且脉冲宽度指示所述相位差的大小；在所述相位差小于所述第一阈值的情况下，所述工作指示信号的电平状态保持不变；

6、所述转换模块，配置为接收所述工作指示信号，对所述工作指示信号的脉冲宽度进行转换，输出所述粗调控制码的初始值。

7、在一些实施例中，所述检测模块包括：

8、脉冲产生模块，配置为接收所述参考时钟信号和所述反馈时钟信号，输出相位脉冲信号；其中，所述相位脉冲信号存在一个脉冲，且脉冲宽度指示所述参考时钟信号和所述反馈时钟信号之间的相位差；

9、控制模块，配置为接收所述相位脉冲信号、所述参考时钟信号和所述反馈时钟信号；在所述参考时钟信号和所述反馈时钟信号的相位差大于等于所述第一阈值的情况下，对所述相位脉冲信号进行传输处理，输出所述工作指示信号；在所述相位差小于所述第一阈值的情况下，对所述相位脉冲信号进行屏蔽处理，以使得所述工作指示信号的电平状态保持不变。

10、在一些实施例中，所述控制模块包括：

11、比较模块，配置为接收所述参考时钟信号和所述反馈时钟信号，基于所述参考时钟信号和所述反馈时钟信号的相位差，输出比较信号；其中，若所述相位差大于等于所述第一阈值，则所述比较信号为第一状态；若所述相位差小于第一阈值，则所述比较信号为第二状态；

12、逻辑模块，配置为接收所述比较信号和所述相位脉冲信号，对所述比较信号和所述相位脉冲信号进行逻辑运算，输出所述工作指示信号。

13、在一些实施例中，所述第一状态为高电平状态，所述第二状态为低电平状态；

14、所述逻辑模块包括第一与门，所述第一与门的第一输入端接收所述比较信号，所述第一与门的第二输入端接收所述相位脉冲信号，所述第一与门的输出端输出所述工作指示信号。

15、在一些实施例中，所述比较模块包括2个延迟模块、2个电平比较器和运算器；其中，

16、第1个所述延迟模块，配置为接收所述参考时钟信号，对所述参考时钟信号进行延迟处理，输出参考延迟信号，且所述参考时钟信号和所述参考延迟信号之间的延迟为所述第一阈值；

17、第2个所述延迟模块，配置为接收所述反馈时钟信号，对所述反馈时钟信号进行延迟处理，输出反馈延迟信号，且所述反馈时钟信号和所述反馈延迟信号之间的延迟为所述第一阈值；

18、第1个所述电平比较器，配置为接收所述参考时钟信号和所述反馈延迟信号，对所述参考时钟信号的上升沿和所述反馈延迟信号的上升沿进行比较，输出第一结果信号；其中，若所述参考时钟信号超前于所述反馈延迟信号，则所述第一结果信号为第三状态；若所述参考时钟信号滞后于所述反馈延迟信号，则所述第一结果信号为第四状态；

19、第2个所述电平比较器，配置为接收所述反馈时钟信号和所述参考延迟信号，对所述参考延迟信号的上升沿和所述反馈时钟信号的上升沿进行比较，输出第二结果信号；其中，若所述反馈时钟信号超前于所述参考延迟信号则所述第二结果信号为第三状态；若反馈时钟信号滞后于所述参考延迟信号，则所述第二结果信号为第四状态；

20、运算器，配置为接收所述第一结果信号和所述第二结果信号，对所述第一结果信号和所述第二结果信号进行逻辑运算，输出所述比较信号。

21、在一些实施例中，所述延迟模块包括第一与非门和第二与非门；其中，

22、所述第一与非门的第一输入端形成所述延迟模块的输入端，所述第二与非门的第一输入端与所述第一与非门的输出端连接，所述第一与非门的第二输入端、所述第二与非门的第二输入端均接收第一电源信号，所述第二与非门的输出端形成所述延迟模块的输出端。

23、在一些实施例中，所述电平比较器包括比较单元、锁存单元和第一非门；其中，

24、所述比较单元包括第一输出端和第二输出端，配置为接收第一输入信号和第二输入信号；在所述第一输入信号为高电平状态的情况下，对所述第一输入信号和所述第二输入信号进行电平比较，并根据比较结果对第一输出端和第二输出端进行充放电处理，以比较所述第一输入信号的上升沿和所述第二输入信号的上升沿；

25、所述锁存单元包括第一输入端、第二输入端和输出端，所述锁存单元的第一输入端与所述比较单元的第一输出端连接，所述锁存单元的第二输入端与所述比较单元的第二输出端连接，所述比较单元的输出端与第一非门的输入端连接；

26、其中，对于第1个所述电平比较器，第一输入信号是指所述参考时钟信号，所述第二输入信号是指所述反馈延迟信号，所述第一非门的输出端用于输出所述第一结果信号；对于第2个所述电平比较器，所述第一输入信号是指反馈时钟信号，所述第二输入信号是指参考延迟信号，所述第一非门的输出端用于输出所述第二结果信号。

27、在一些实施例中，所述比较单元包括交叉耦合组件、预充组件、输入组件、控制组件和均衡组件；其中，

28、交叉耦合组件包括第一开关管、第二开关管、第三开关管、第四开关管；所述第一开关管的控制端、所述第二开关管的控制端、所述第三开关管的第二端、所述第四开关管的第一端与所述第一输出端连接，所述第三开关管的控制端、所述第四开关管的控制端、所述第一开关管的第二端、所述第二开关管的第一端与所述第二输出端连接，所述第一开关管的第一端接收第二电源信号，所述第三开关管的第一端接收第三电源信号；

29、所述预充组件包括第五开关管、第六开关管和第七开关管；所述第五开关管的控制端、所述第六开关管的控制端和所述第七开关管的控制端均接收所述第一输入信号，所述第五开关管的第一端接收第四电源信号，所述第六开关管的第一端接收第五电源信号，所述第五开关管的第二端、所述第七开关管的第一端与所述第一输出端连接，所述第六开关管的第二端、所述第七开关管的第二端与所述第二输出端连接；

30、所述输入组件包括第八开关管和第九开关管，所述第八开关管的控制端接收所述第一输入信号，所述第九开关管的控制端接收所述第二输入信号，所述第八开关管的第一端与所述第二开关管的第二端连接，所述第九开关管的第一端与所述第四开关管的第二端连接；

31、所述控制组件包括第十开关管，所述第十开关管的控制端接收所述第一输入信号，所述第十开关管的第一端与所述第八开关管的第二端、所述第九开关管的第二端连接，所述第十开关管的第二端与地信号连接；

32、所述均衡组件包括第十一开关管，所述第十一开关管的控制端接收所述第一输入信号，所述第十一开关管的第一端与所述第四开关管的第二端连接，所述第十一开关管的第二端与所述第二开关管的第二端连接。

33、在一些实施例中，所述第一开关管、所述第三开关管、所述第五开关管、所述第六开关管、所述第七开关管和所述第十一开关管均为p型场效应管，所述第二开关管、所述第四开关管、所述第八开关管、所述第九开关管和所述第十开关管均为n型场效应管。

34、在一些实施例中，所述锁存单元包括第三与非门和第四与非门；其中，

35、所述第三与非门的第一输入端构成所述锁存单元的第一输入端，所述第三与非门的第二输入端和所述第四与非门的输出端连接，所述第三与非门的第三输入端接收复位信号；所述第四与非门的第一输入端构成所述锁存单元的第二输入端，所述第四与非门的第二输入端和所述第三与非门的输出端连接。

36、在一些实施例中，所述第三状态为高电平状态，所述第四状态为低电平状态；

37、所述运算器包括第二与门和第二非门，所述第二与门的第一输入端接收所述第一结果信号，所述第二与门的第二输入端所述第二结果信号，所述第二与门的输出端和所述第二非门的输入端连接，所述第二非门用于输出所述比较信号。

38、在一些实施例中，所述脉冲产生模块包括第一触发器、第二触发器、第三触发器、第四触发器、第五触发器和第六触发器、第三与门；其中，

39、所述第一触发器的时钟端、所述第二触发器的时钟端和所述第三触发器的时钟端均接收所述反馈时钟信号；所述第一触发器的输入端接收锁相开启信号，所述第一触发器的正相输出端与所述第二触发器的输入端连接，所述第二触发器的正相输出端与所述第三触发器的输入端连接，所述第三触发器的正相输出端和所述第三与门的第一输入端连接；

40、所述第四触发器的时钟端、所述第五触发器的时钟端和所述第六触发器的时钟端均接收所述参考时钟信号；所述第四触发器的输入端与所述第一触发器的反相输出端连接，所述第四触发器的正相输出端与所述第五触发器的输入端连接，所述第五触发器的正相输出端和所述第六触发器的输入端连接；所述第六触发器的正相输出端和所述第三与门的第二输入端连接；

41、所述第三与门的输出端输出所述相位脉冲信号。

42、在一些实施例中，所述第一延迟线包括粗调延迟线；其中，

43、所述第一延迟线，还配置为通过所述粗调控制码调整所述粗调延迟线的工作状态，以实现延迟参数的调整；

44、其中，所述粗调延迟线包括n+1个串联的第一延迟单元，所述第一延迟单元的延迟是所述第一阈值；所述粗调控制码包括n+1位子信号，第i个所述第一延迟单元接收所述粗调控制码的第i位子信号，n为自然数。

45、在一些实施例中，所述转换模块包括n+1个串联的第二延迟单元和n+1个第七触发器；其中，

46、第1个所述第二延迟单元的输入端接收所述工作指示信号，第i个所述第二延迟单元的输出端与第i+1个所述第二延迟单元的输入端连接；第i个所述第七触发器的输入端与第i个所述第二延迟单元的输出端连接，第i个所述第七触发器的时钟端接收所述工作指示信号的反相信号，第i个所述第七触发器的正相输出端输出粗调控制码的第i位子信号；

47、所述第二延迟单元的延迟是所述第一阈值。

48、在一些实施例中，所述延迟锁相环还包括时钟处理模块和多个第二延迟线，所述时钟处理模块与所述第一延迟线、多个所述第二延迟线均连接，所述第一延迟线和所述第二延迟线的结构相同，所述第二延迟线的延迟参数受到所述粗调控制码的控制；其中，

49、所述时钟处理模块，配置为接收初始时钟信号，基于所述初始时钟信号，输出多个分相时钟信号；其中，所述参考时钟信号是其中一个所述分相时钟信号；

50、所述第二延迟线，配置为接收一个所述分相时钟信号，对所接收的分相时钟信号进行延迟传输及调整处理，输出一个目标时钟信号；其中，所述目标时钟信号经过传输后用于数据采样处理。

51、第二方面，本公开实施例提供了一种存储器，所述存储器包括如第一方面所述的延迟锁相环。

52、本公开实施例提供了一种延迟锁相环和存储器，在参考时钟信号和反馈时钟信号的相位差较小时，由于工作指示信号的电平状态不变，时间数字转换器无需工作，能够改善误码问题，加快延迟锁相环的锁定速度，提高延迟锁相环的性能。