一种命令解码电路和半导体存储器的制作方法

本公开涉及集成电路，尤其涉及一种命令解码电路和半导体存储器。

背景技术：

1、随着半导体技术的不断发展，存储器的设计原则和工作细节也在更新换代，存储器内部的各种电路需要根据新的需求进行改进，以满足设计要求并达到更好的存储性能。对于动态随机存取存储器(dynamic random access memory，dram)来说，需要通过命令解码电路对命令地址信号进行采样和解码，获取本次操作指令。目前，命令解码电路的功耗较高，影响了存储器性能的进一步发展。

技术实现思路

1、本公开提供了一种命令解码电路和半导体存储器，能够实现命令地址信号的正确解码，而且降低系统功耗。

2、第一方面，本公开实施例提供了一种命令解码电路，所述命令解码电路包括：

3、时钟产生电路，配置为产生第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；其中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的时钟周期相同且相位依次相差90度；

4、第一转换电路，与所述时钟产生电路连接，配置为接收片选信号，利用所述第一时钟信号和所述第二时钟信号对所述片选信号进行多次采样及逻辑处理，输出第一控制信号和第二控制信号；其中，若所述片选信号符合预设条件，则所述第一控制信号和所述第二控制信号均存在脉冲；

5、第二转换电路，与所述时钟产生电路连接，配置为接收所述片选信号，利用所述第三时钟信号和所述第四时钟信号对所述片选信号进行多次采样及逻辑处理，输出第三控制信号和第四控制信号；其中，若所述片选信号符合预设条件，则所述第三控制信号和所述第四控制信号均存在脉冲；

6、命令采样电路，与所述第一转换电路和所述第二转换电路均连接，配置为接收命令地址信号，利用所述第一控制信号、所述第二控制信号、所述第三控制信号和所述第四控制信号对所述命令地址信号进行采样，输出目标采样信号。

7、在一些实施例中，在所述片选信号不符合预设条件的情况下，所述第一控制信号、所述第二控制信号、所述第三控制信号和所述第四控制信号均保持电平状态不变。

8、在一些实施例中，所述时钟产生电路，配置为接收初始时钟信号，对外部初始时钟信号进行分频和分相处理，输出所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号；

9、其中，所述第一时钟信号的时钟周期是所述初始时钟信号的时钟周期的2倍，所述第一时钟信号的上升沿与所述初始时钟信号的上升沿对齐。

10、在一些实施例中，所述片选信号用于指示所述命令地址信号有效或无效，若所述片选信号符合预设条件，则所述命令地址信号有效，若所述片选信号不符合预设条件，则所述命令地址信号无效；所述命令地址信号持续2个初始时钟周期，且所述初始时钟周期是指所述初始时钟信号的时钟周期；所述预设条件是指所述片选信号在第1个初始时钟周期中存在电平变化沿，且所述片选信号在第2个初始时钟周期中存在电平变化沿。

11、在一些实施例中，在所述片选信号符合预设条件的情况下，所述第一控制信号的脉冲宽度、所述第二控制信号的脉冲宽度、所述第三控制信号的脉冲宽度和所述第四控制信号的脉冲宽度均相同，且所述第一控制信号的脉冲宽度与初始时钟周期相同；其中，所述第一控制信号的脉冲前沿与所述第一时钟信号的上升沿对齐，所述第二控制信号的脉冲前沿与所述第二时钟信号的上升沿对齐，所述第三控制信号的脉冲前沿与所述第三时钟信号的上升沿对齐，所述第四控制信号的脉冲前沿与所述第四时钟信号的上升沿对齐。

12、在一些实施例中，所述第一转换电路包括第一采样单元、第一逻辑单元和第二逻辑单元；其中，所述第一采样单元，配置为利用所述第一时钟信号采样所述片选信号以产生第一中间信号，利用所述第一时钟信号的反相信号采样所述第一中间信号以产生第二中间信号，利用所述第二时钟信号采样所述第二中间信号以产生第三中间信号；所述第一逻辑单元，与所述第一采样单元连接，配置为对所述第一中间信号和所述第一时钟信号进行与运算，输出所述第一控制信号；所述第二逻辑单元，与所述第一采样单元连接，配置为对所述第三中间信号和所述第二时钟信号进行与运算，输出所述第二控制信号；其中，若所述片选信号符合预设条件，则所述第一中间信号和所述第三中间信号均存在脉冲，且脉冲宽度均大于初始时钟周期。

13、在一些实施例中，所述第二转换电路包括第二采样单元、第三逻辑单元和第四逻辑单元；其中，所述第二采样单元，配置为利用所述第三时钟信号采样所述片选信号以产生第四中间信号，利用所述第三时钟信号的反相信号采样所述第四中间信号以产生第五中间信号，利用所述第四时钟信号采样所述第五中间信号以产生第六中间信号；所述第三逻辑单元，与所述第二采样单元连接，配置为对所述第四中间信号和所述第三时钟信号进行与运算，输出所述第三控制信号；所述第四逻辑单元，与所述第二采样单元连接，配置为对所述第六中间信号和所述第四时钟信号进行与运算，输出所述第四控制信号；其中，若所述片选信号符合预设条件，则所述第四中间信号和所述第六中间信号均存在脉冲，且脉冲宽度均大于初始时钟周期。

14、在一些实施例中，所述第一采样单元包括第一锁存器、第二锁存器、第三锁存器和第一反相器；其中，所述第一锁存器的输入端接收所述片选信号，所述第一锁存器的时钟端接收所述第一时钟信号，所述第一锁存器的输出端输出所述第一中间信号；所述第二锁存器的输入端接收所述第一中间信号，所述第一反相器的输入端接收所述第一时钟信号，所述第二锁存器的时钟端与所述第一反相器的输出端连接，所述第二锁存器的输出端输出所述第二中间信号；所述第三锁存器的输入端接收所述第二中间信号，所述第三锁存器的时钟端接收所述第二时钟信号，所述第三锁存器的输出端输出所述第三中间信号。

15、在一些实施例中，所述第二采样单元包括第四锁存器、第五锁存器、第六锁存器和第二反相器；所述第四锁存器的输入端接收所述片选信号，所述第四锁存器的时钟端接收所述第三时钟信号，所述第四锁存器的输出端输出所述第四中间信号；所述第五锁存器的输入端接收所述第四中间信号，所述第二反相器的输入端接收所述第三时钟信号，所述第五锁存器的时钟端与所述第二反相器的输出端连接，所述第五锁存器的输出端输出所述第五中间信号；所述第六锁存器的输入端接收所述第五中间信号，所述第六锁存器的时钟端接收所述第四时钟信号，所述第六锁存器的输出端输出所述第六中间信号。

16、在一些实施例中，所述命令解码电路还包括第一延迟单元和第二延迟单元；其中，所述第一延迟单元，与所述第一转换电路、所述第二转换电路连接，配置为从外部接收初始片选信号，对所述初始片选信号进行延迟处理，输出所述片选信号；所述第二延迟单元，与所述命令采样电路连接，配置为从外部接收初始命令地址信号，对所述初始命令地址信号进行延迟处理，输出所述命令地址信号。

17、在一些实施例中，所述目标采样信号包括第一采样信号、第二采样信号、第三采样信号和第四采样信号，且所述命令地址信号、所述第一采样信号、所述第二采样信号、所述第三采样信号和所述第四采样信号均包括(n+1)位子信号，所述命令采样电路包括(n+1)个命令采样单元；第i个所述命令采样单元，配置为利用所述第一控制信号对所述命令地址信号的第i位子信号进行两次采样处理，输出所述第一采样信号的第i位子信号；利用所述第二控制信号对所述命令地址信号的第i位子信号进行一次采样处理，输出所述第二采样信号的第i位子信号，利用所述第三控制信号对所述命令地址信号的第i位子信号进行两次采样处理，输出所述第三采样信号的第i位子信号，利用所述第四控制信号对所述命令地址信号的第i位子信号进行一次采样处理，输出所述第四采样信号的第i位子信号；其中，所述第一采样信号和所述第二采样信号在时序上处于对齐状态，所述第三采样信号和所述第四采样信号在时序上处于对齐状态，i、n为正整数，且i小于等于(n+1)。

18、在一些实施例中，第i个所述命令采样单元包括第一触发器、第七锁存器、第二触发器、第三触发器、第八锁存器和第四触发器；其中，所述第一触发器的输入端接收所述命令地址信号的第i位子信号，所述第一触发器的时钟端接收所述第一控制信号，所述第七锁存器的输入端与所述第七锁存器的输出端连接，所述第七锁存器的时钟端接收所述第一控制信号，所述第七锁存器的输出端输出所述第一采样信号的第i位子信号；所述第二触发器的输入端接收所述命令地址信号的第i位子信号，所述第二触发器的时钟端接收所述第二控制信号，所述第二触发器的输出端输出所述第二采样信号的第i位子信号；所述第三触发器的输入端接收所述命令地址信号的第i位子信号，所述第三触发器的时钟端接收所述第三控制信号，所述第八锁存器的输入端与所述第三触发器的输出端连接，所述第八锁存器的时钟端接收所述第三控制信号，所述第八锁存器的输出端输出所述第三采样信号的第i位子信号；所述第四触发器的输入端接收所述命令地址信号的第i位子信号，所述第四触发器的时钟端接收所述第四控制信号，所述第四触发器的输出端输出所述第四采样信号的第i位子信号。

19、在一些实施例中，所述命令解码电路还包括：解码电路，与所述第一转换电路、所述第二转换电路和所述命令采样电路连接，配置为对所述第一采样信号、所述第二采样信号、所述第三采样信号和所述第四采样信号进行解码处理，得到中间解码信号；并基于所述第一控制信号和所述第三控制信号对所述中间解码信号进行采样处理，输出目标解码信号；片选采样电路，与所述时钟产生电路连接，配置为接收所述片选信号；利用所述第一时钟信号和所述第三时钟信号分别对所述片选信号进行采样，输出第一片选采样信号和第二片选采样信号；其中，所述目标解码信号、所述第一片选采样信号和所述第二片选采样信号经过逻辑处理后产生目标命令信号。

20、在一些实施例中，所述解码电路包括：第三延迟单元，配置为对所述第一控制信号进行延迟处理，输出第一延迟控制信号；对所述第三控制信号进行延迟处理，输出第二延迟控制信号；第一解码单元，与所述第三延迟单元连接，配置为对所述第一采样信号的(n+1)位子信号和所述第二采样信号的(n+1)位子信号进行逻辑运算，输出第一解码信号；利用所述第二延迟控制信号对所述第一解码信号进行采样处理，输出第一目标信号；第二解码单元，与所述第三延迟单元连接，配置为对所述第三采样信号的(n+1)位子信号和所述第四采样信号的(n+1)位子信号进行逻辑运算，输出第二解码信号；利用所述第一延迟控制信号对所述第二解码信号进行采样处理，输出第二目标信号；其中，所述第一目标信号和所述第二目标信号组成所述目标解码信号，所述第一目标信号指示所述命令地址信号在第1个初始时钟周期的内容；所述第二目标信号指示所述命令地址信号在第2个初始时钟周期的内容。

21、第二方面，本公开实施例提供了一种半导体存储器，包括如第一方面中任一项所述的命令解码电路。

22、在一些实施例中，所述半导体存储器为动态随机存取存储器dram，且所述半导体存储器符合lpddr6内存规格。

23、本公开实施例提供了一种命令解码电路和半导体存储器，仅在半导体存储器被选中(即片选信号符合预设条件)的情况下，命令解码电路才会对命令地址信号进行采样和解码，不仅实现命令地址信号的正确解码，而且可以降低功耗。