一种三维相变存储器高可靠写电路

1.本发明涉及三维相变存储器技术领域，特别是涉及一种三维相变存储器高可靠写电路。


背景技术：

2.三维相变存储器是一种高密度新型存储器，在保留传统相变存储器优点的同时，进一步提高了存储密度。但三维相变存储器采用没有栅极控制端的1s1r存储单元，泄露电流比传统1t1r、1d1r存储单元大；而更细更长的阵列互连线尺寸造成阵列互连线电压降比传统相变存储器阵列大。阵列互连线电压降与泄漏电流存在耦合关系，会导致泄漏电流的幅度较大，对不同地址存储单元进行写操作时，泄漏电流的非一致性也变大。
3.传统固定写方案采用固定的最差情况所需的写电流脉冲对三维相变存储器阵列中的所有单元进行写操作，没有考虑阵列互连线压降和泄漏电流耦合导致的存储单元有效电流非一致性，造成过度编程的发生，存储器阵列的热干扰加重，存储单元寿命降低，导致三维相变存储器可靠性下降。


技术实现要素：

4.本发明所要解决的技术问题是提供一种三维相变存储器高可靠写电路，能够提高三维相变存储器的可靠性。
5.本发明解决其技术问题所采用的技术方案是：提供一种三维相变存储器高可靠写电路，包括：
6.位线数据感知模块，用于确定选中位线上的数据状态；
7.行列地址感知模块，用于根据选中单元的行地址和列地址确定选中单元所属的块地址；
8.查找表模块，用于将所述选中位线上的数据状态以及选中单元所属的块地址作为索引，从写电流幅度配置表中找到最优写电流幅度；
9.写驱动模块，用于输出所述最优写电流幅度的写电流到选中单元。
10.所述位线数据感知模块包括依次连接的检测电路、电流比较器和寄存器，所述检测电路用于根据选中位线产生输出电流；所述电流比较器用于根据所述输出电流的大小确定选中位线上的数据状态；所述寄存器用于保存所述电流比较器确定的选中位线上的数据状态。
11.所述检测电路在检测时，将检测电压接至选中位线，并使得字线保持0v，得到输出电流。
12.所述电流比较器通过电流镜将所述检测电路的输出电流进行复制，并与四种不同的参考电流进行对比，确定选中位线上的数据状态。
13.所述电流比较器包括pmos管、第一nmos管、第二nmos管、第三nmos管、第四nmos管和第五nmos管，所述pmos管作为电流镜的一部分复制所述检测电路的输出电流，其源极与
电源端相连，漏极与所述第一nmos管的漏极相连，栅极与电流镜的另一个pmos管的栅极相连，所述第一nmos管的源极接地，栅极与漏极相连；所述第二nmos管的栅极与所述第一nmos管的栅极相连，源极接地，漏极与第四参考电流源相连；所述第三nmos管的栅极与所述第一nmos管的栅极相连，源极接地，漏极与第三参考电流源相连；所述第四nmos管的栅极与所述第一nmos管的栅极相连，源极接地，漏极与第二参考电流源相连；所述第五nmos管的栅极与所述第一nmos管的栅极相连，源极接地，漏极与第一参考电流源相连；所述第二nmos管、第三nmos管、第四nmos管和第五nmos管的漏极还作为组合逻辑电路的输入。
14.所述组合逻辑电路包括第一非门、第二非门、第三非门、第四非门、第一与门、第二与门、第三与门、第一或门、以及第二或门；所述第一非门的输入端与第二nmos管的漏极相连，输出端作为组合逻辑电路的第一输出端；所述第二非门的输入端与第三nmos管的漏极相连，输出端与所述第一与门的第一输入端相连；所述第三非门的输入端与第四nmos管的漏极相连，输出端与所述第二与门的第一输入端相连；所述第四非门的输入端与第五nmos管的漏极相连，输出端与所述第三与门的第一输入端相连；所述第一与门的第二输入端与所述第二nmos管的漏极相连，输出端分别与所述第一或门和第二或门的第一输入端相连，所述第二与门的第二输入端与所述第三nmos管的漏极相连，输出端与所述第一或门的第二输入端相连；所述第三与门的第二输入端与所述第四nmos管的漏极相连，输出端与第二或门的第二输入端相连；所述第一或门的输出端作为组合逻辑电路的第二输出端；所述第二或门的输出端作为组合逻辑电路的第三输出端。
15.有益效果
16.由于采用了上述的技术方案，本发明与现有技术相比，具有以下的优点和积极效果：本发明通过在写操作前加入预检测操作，判断选中位线上的数据状态，并依据选中位线上的数据状态和选中单元地址，通过查找表索引结果控制写驱动输出适当幅度的写电流脉冲，实现了写电流的数据模式感知和行列地址感知，在保证完成写操作的情况下降低过编程的程度，降低三维相变存储器阵列中的热干扰，提升存储单元寿命，从而提高三维相变存储器的可靠性。
附图说明
17.图1是本发明实施方式的结构方框图；
18.图2是本发明实施方式中检测电路原理图；
19.图3是本发明实施方式中检测电路与电流比较器的连接图；
20.图4是本发明实施方式中电流比较器的电路结构图。
具体实施方式
21.下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本技术所附权利要求书所限定的范围。
22.本发明的实施方式涉及一种三维相变存储器高可靠写电路，如图1所示，包括：位线数据感知模块，用于确定选中位线上的数据状态；行列地址感知模块，用于根据选中单元
的行地址和列地址确定选中单元所属的块地址；查找表模块，用于将所述选中位线上的数据状态以及选中单元所属的块地址作为索引，从写电流幅度配置表中找到最优写电流幅度；写驱动模块，用于输出所述最优写电流幅度的写电流到选中单元。
23.本实施方式利用阵列互连线电压降与泄漏电流存在耦合关系，三维相变存储器阵列中存储单元的有效电流受选中位线上低阻态单元的个数和选中单元的行列地址的影响，提出一种三维相变存储器高可靠写电路，该写电路能够提升三维相变存储器的可靠性。本实施方式的位线数据感知模块包括依次连接的检测电路、电流比较器和寄存器。
24.本实施方式在对选中单元进行写操作前加入预检测操作，先利用位线数据感知模块中的检测电路和电流比较器判断选中位线上低阻态单元的个数，将其确定为第i种数据模式，再通过位线数据感知模块中的寄存器将该数据模式进行寄存，实现选中位线数据模式感知。
25.其中，检测电路的原理如图2所示，其利用了交叉阵列模拟矩阵运算的能力，将检测电压vr接至选中位线，字线保持0v，此时能够得到输出电流。检测电压vr的输出电流会随选中位线上低阻态单元个数单调增加，也就是说，选中位线上低阻态单元个数越多，输出电流则会越大。通过电流比较器可以将输出电流与k-1中参考电流对比，即可将选中位线分为k种数据模式。
26.如图3所示，检测电路与电流比较器的连接可以通过一个电流镜电路实现。本实施方式的电流比较器如图4所示，该电流比较器通过电流镜将所述检测电路的输出电流进行复制，并与四种不同的参考电流进行对比，确定选中位线上的数据状态。
27.所述电流比较器包括pmos管pm0、第一nmos管nm0、第二nmos管nm1、第三nmos管nm2、第四nmos管nm3和第五nmos管nm4，所述pmos管pm0作为电流镜的一部分复制所述检测电路的输出电流，其源极与电源端vdd相连，漏极与所述第一nmos管nm0的漏极相连，栅极与电流镜的另一个pmos管(图3中位于上面的pmos管)的栅极相连，所述第一nmos管nm0的源极接地，栅极与漏极相连；所述第二nmos管nm1的栅极与所述第一nmos管nm0的栅极相连，源极接地，漏极与第四参考电流源i
ref
3相连；所述第三nmos管nm2的栅极与所述第一nmos管nm0的栅极相连，源极接地，漏极与第三参考电流源i
ref
2相连；所述第四nmos管nm3的栅极与所述第一nmos管nm0的栅极相连，源极接地，漏极与第二参考电流源i
ref
1相连；所述第五nmos管nm4的栅极与所述第一nmos管nm0的栅极相连，源极接地，漏极与第一参考电流源i
ref
0相连；所述第二nmos管nm1、第三nmos管nm2、第四nmos管nm3和第五nmos管nm4的漏极还作为组合逻辑电路的输入。
28.所述组合逻辑电路包括第一非门、第二非门、第三非门、第四非门、第一与门、第二与门、第三与门、第一或门、以及第二或门；所述第一非门的输入端与第二nmos管nm1的漏极相连，输出端作为组合逻辑电路的第一输出端r《2》；所述第二非门的输入端与第三nmos管nm2的漏极相连，输出端与所述第一与门的第一输入端相连；所述第三非门的输入端与第四nmos管nm3的漏极相连，输出端与所述第二与门的第一输入端相连；所述第四非门的输入端与第五nmos管nm4的漏极相连，输出端与所述第三与门的第一输入端相连；所述第一与门的第二输入端与所述第二nmos管nm1的漏极相连，输出端分别与所述第一或门和第二或门的第一输入端相连，所述第二与门的第二输入端与所述第三nmos管nm2的漏极相连，输出端与所述第一或门的第二输入端相连；所述第三与门的第二输入端与所述第四nmos管nm3的漏
极相连，输出端与第二或门的第二输入端相连；所述第一或门的输出端作为组合逻辑电路的第二输出端r《1》；所述第二或门的输出端作为组合逻辑电路的第三输出端r《0》。
29.将整个阵列分块，每块共享写电流幅度配置，行列地址感知模块通过选中单元的行地址、列地址判断选中单元所属的块地址。然后将选中位线数据模式感知结果和块地址作为索引，通过查找表模块从写电流幅度配置表中找到存储的最优写电流幅度。其中，写电流幅度配置表可以预先存储在查找表模块中，例如该查找表模块可以由sram或dram等实现，也可以在三维相变存储器或其他非易失存储器中预留空间存储写电流幅度配置表实现。当存储器上电时，将写电流幅度配置表写入查找表模块，通过修改配置数据可以对最优写电流幅度配置进行修调。
30.最后写驱动模块依据查找表模块的输出结果输出相应幅度的写电流到选中单元。本实施方式实现了写电流的数据模式感知和行列地址感知，在保证完成写操作的情况下降低过编程的程度，降低三维相变存储器阵列中的热干扰，提升存储单元寿命，从而提高三维相变存储器的可靠性。
31.不难发现，本发明通过在写操作前加入预检测操作，判断选中位线上的数据状态，并依据选中位线上的数据状态和选中单元地址，通过查找表索引结果控制写驱动输出适当幅度的写电流脉冲，实现了写电流的数据模式感知和行列地址感知，在保证完成写操作的情况下降低过编程的程度，降低三维相变存储器阵列中的热干扰，提升存储单元寿命，从而提高三维相变存储器的可靠性。