NAND闪存实现同或运算的控制方法与流程

nand闪存实现同或运算的控制方法
技术领域
1.本发明涉及nand闪存技术领域，尤其涉及一种nand闪存实现同或运算的控制方法。


背景技术：

2.图1为现有技术一种实现同或运算的nand闪存的电路示意图，图1为现有技术中又一种实现同或运算的nand闪存的电路示意图，参照图1和图2，一个读出放大器连接两条位线，与正常的nand闪存不兼容，并且每个位线上单独开关控制，同样与正常nand闪存结构不兼容，且会增加面积成本。
3.因此，有必要提供一种新型的nand闪存实现同或运算的控制方法以解决现有技术中存在的上述问题。


技术实现要素：

4.本发明的目的在于提供一种nand闪存实现同或运算的控制方法，在与正常nand闪存结构兼容的基础上，实现同或运算。
5.为实现上述目的，本发明的所述nand闪存实现同或运算的控制方法，包括以下步骤：
6.s0：提供nand闪存，所述nand闪存包括至少一个存储块和若干读出放大器，所述存储块包括若干突触串、若干位线和若干字线，所述突触串包括若干串联的存储单元，所述突触串与所述位线一一对应连接，所述字线均连接所有所述突触串，所述读出放大器与所述位线一一对应连接；
7.s1：同一存储块中，选取任一所述突触串作为第一突触串，选取剩余所述突触串中的任一突触串作为第二突触串，选取所述第一突触串中的任一存储单元作为第一存储单元，选取所述第二突触串中的任一存储单元作为第二存储单元，向所述第一存储单元写入第一数据，向所述第二存储单元写入第二数据，所述第一存储单元连接的字线与所述第二存储单元连接的字线不同，且所述第一数据和所述第二数据互为反相数据；
8.s2：向所述第一存储单元连接的字线施加第一电位电压，向所述第二存储单元连接的字线施加第二电位电压，且所述第一电位电压与所述第二电位电压不同；
9.s3：通过相应读出放大器从所述第一突触串读取数据，并输出第一运算数据，通过相应读出放大器从所述第二突触串读取数据，并输出第二运算数据；
10.s4：根据所述第一运算数据、所述第二运算数据中的至少一个得到结果数据。
11.所述nand闪存实现同或运算的控制方法的有益效果在于：一个读出放大器连接一个存储块的一条位线，在于正常nand闪存兼容的基础上，同一存储块中，选取任一所述突触串作为第一突触串，选取剩余所述突触串中的任一突触串作为第二突触串，选取所述第一突触串中的任一存储单元作为第一存储单元，选取所述第二突触串中的任一存储单元作为第二存储单元，向所述第一存储单元写入第一数据，向所述第二存储单元写入第二数据，所
述第一存储单元连接的字线与所述第二存储单元连接的字线不同，且所述第一数据和所述第二数据互为反相数据，向所述第一存储单元连接的字线施加第一电位电压，向所述第二存储单元连接的字线施加第二电位电压，且所述第一电位电压与所述第二电位电压不同，通过相应读出放大器从所述第一突触串读取数据，并输出第一运算数据，通过相应读出放大器从所述第二突触串读取数据，并输出第二运算数据，根据所述第一运算数据、所述第二运算数据中的至少一个得到结果数据，通过控制数据的存储方式以及字线的电压，实现了nand闪存的同或运算。
12.可选地，执行所述步骤s1之前还包括阈值电压设置步骤，所述第一数据和所述第二数据均为二进制数据，当所述第一数据为二进制数据1，所述第二数据为二进制数据0，所述阈值电压设置步骤包括：
13.将所述第一存储单元的阈值电压设置为第一阈值电压，将所述第二存储单元的阈值电压设置为第二阈值电压，将剩余所述存储单元的阈值电压设置为第三阈值电压，其中，所述第三阈值电压小于所述第一阈值电压，所述第一阈值电压小于所述第二阈值电压；
14.当所述第一数据为二进制数据0，所述第二数据为二进制数据1，所述阈值电压设置步骤包括：
15.将所述第二存储单元阈值电压设置为第一阈值电压，将所述第一存储单元的阈值电压设置为第二阈值电压，将剩余所述存储单元的阈值电压设置为第三阈值电压，其中，所述第三阈值电压小于所述第一阈值电压，所述第一阈值电压小于所述第二阈值电压。
16.可选地，所述第一电位电压大于所述第三阈值电压，且小于所述第一阈值电压，所述第二电位电压大于所述第一阈值电压，且小于所述第二阈值电压，或，所述第二电位电压大于所述第三阈值电压，且小于所述第一阈值电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压。
17.可选地，所述步骤s1还包括：
18.向所述第一突触串的剩余存储单元写入第一数据或第二数据，向所述第二突触串的剩余存储单元写入第一数据或第二数据，且所述第一突触串和所述第二突触串中，一条字线所连接的两个存储单元至少一个存储单元未存储数据。
19.可选地，所述步骤s2还包括：向剩余字线施加第三电位电压，所述第三电位电压与所述第一电位电压、所述第二电位电压不同。
20.可选地，所述第一电位电压大于所述第三阈值电压，且小于所述第一阈值电压，所述第二电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第二阈值电压，或，所述第二电位电压大于所述第三阈值电压，且小于所述第一阈值电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第二阈值电压。
21.可选地，所述根据所述第一运算数据、所述第二运算数据中的至少一个得到结果数据，包括：
22.对所述第一运算数据、所述第二运算数据进行或非逻辑运算、或逻辑运算、与逻辑运算或与非逻辑运算，以得到所述结果数据。
23.可选地，执行所述步骤s1之前还包括阈值电压设置步骤，所述第一数据和所述第二数据均为二进制数据，当所述第一数据为二进制数据1，所述第二数据为二进制数据0，所
述阈值电压设置步骤包括：
24.将所述第一存储单元的阈值电压设置为第一阈值电压，将所述第二存储单元的阈值电压设置为第二阈值电压，将剩余所述存储单元的阈值电压设置为第一阈值电压，其中，所述第一阈值电压小于所述第二阈值电压。
25.可选地，执行所述步骤s1之前还包括阈值电压设置步骤，所述第一数据和所述第二数据均为二进制数据，当所述第一数据为二进制数据0，所述第二数据为二进制数据1，所述阈值电压设置步骤包括：
26.将所述第二存储单元的阈值电压设置为第一阈值电压，将所述第一存储单元的阈值电压设置为第二阈值电压，将剩余所述存储单元的阈值电压设置为第一阈值电压，其中，所述第一阈值电压小于所述第二阈值电压。
27.可选地，所述根据所述第一运算数据、所述第二运算数据中的至少一个得到结果数据，包括：
28.对所述第一运算数据、所述第二运算数据进行与逻辑运算或与非逻辑运算，以得到所述结果数据。
附图说明
29.图1为现有技术中一种实现同或运算的nand闪存的电路示意图；
30.图2为现有技术中又一种实现同或运算的nand闪存的电路示意图；
31.图3为本发明一些实施例中nand闪存实现同或运算的控制方法的流程图；
32.图4为本发明一些实施例中nand闪存的结构示意图；
33.图5为本发明第一些实施例中阈值电压分布示意图；
34.图6为本发明第二些实施例中阈值电压分布示意图；
35.图7为本发明第三些实施例中阈值电压分布示意图；
36.图8为本发明第四些实施例中阈值电压分布示意图；
37.图9为本发明第五些实施例中阈值电压分布示意图。
具体实施方式
38.为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
39.针对现有技术存在的问题，本发明的实施例提供了一种nand闪存实现同或运算的控制方法。参照图3，所述nand闪存实现同或运算的控制方法包括以下步骤：
40.s0：提供nand闪存，所述nand闪存包括至少一个存储块和若干读出放大器，所述存储块包括若干突触串、若干位线和若干字线，所述突触串包括若干串联的存储单元，所述突触串与所述位线一一对应连接，所述字线均连接所有所述突触串，所述读出放大器与所述
位线一一对应连接；
41.s1：同一存储块中，选取任一所述突触串作为第一突触串，选取剩余所述突触串中的任一突触串作为第二突触串，选取所述第一突触串中的任一存储单元作为第一存储单元，选取所述第二突触串中的任一存储单元作为第二存储单元，向所述第一存储单元写入第一数据，向所述第二存储单元写入第二数据，所述第一存储单元连接的字线与所述第二存储单元连接的字线不同，且所述第一数据和所述第二数据互为反相数据；
42.s2：向所述第一存储单元连接的字线施加第一电位电压，向所述第二存储单元连接的字线施加第二电位电压，且所述第一电位电压与所述第二电位电压不同；
43.s3：通过相应读出放大器从所述第一突触串读取数据，并输出第一运算数据，通过相应读出放大器从所述第二突触串读取数据，并输出第二运算数据；
44.s4：根据所述第一运算数据、所述第二运算数据中的至少一个得到结果数据。
45.一些实施例中，执行所述步骤s1之前还包括阈值电压设置步骤，所述第一数据和所述第二数据均为二进制数据，当所述第一数据为二进制数据1，所述第二数据为二进制数据0，所述阈值电压设置步骤包括：将所述第一存储单元的阈值电压设置为第一阈值电压，将所述第二存储单元的阈值电压设置为第二阈值电压，将剩余所述存储单元的阈值电压设置为第三阈值电压，其中，所述第三阈值电压小于所述第一阈值电压，所述第一阈值电压小于所述第二阈值电压。
46.又一些实施例中，执行所述步骤s1之前还包括阈值电压设置步骤，所述第一数据和所述第二数据均为二进制数据，当所述第一数据为二进制数据0，所述第二数据为二进制数据1，所述阈值电压设置步骤包括：将所述第二存储单元阈值电压设置为第一阈值电压，将所述第一存储单元的阈值电压设置为第二阈值电压，将剩余所述存储单元的阈值电压设置为第三阈值电压，其中，所述第三阈值电压小于所述第一阈值电压，所述第一阈值电压小于所述第二阈值电压。
47.一些实施例中，所述第一电位电压大于所述第三阈值电压，且小于所述第一阈值电压，所述第二电位电压大于所述第一阈值电压，且小于所述第二阈值电压，或，所述第二电位电压大于所述第三阈值电压，且小于所述第一阈值电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压。
48.一些实施例中，所述根据所述第一运算数据、所述第二运算数据中的至少一个得到结果数据，包括：对所述第一运算数据、所述第二运算数据进行或非逻辑运算、或逻辑运算、与逻辑运算或与非逻辑运算，以得到所述结果数据。
49.图4为本发明一些实施例中nand闪存的结构示意图。参照图4，所述nand闪存包括第一存储块101、第一读出放大器102、第二读出放大器103、第三读出放大器104和第四读出放大器105。
50.参照图4，所述第一存储块101包括四个突触串、四条位线和四条字线，四个突触串分别为第一突触串1011、第二突触串1012、第三突触串1013和第四突触串1014，四条位线分别为第一位线1015、第二位线1016、第三位线1017和第四位线1018，四条字线分别为第一字线1019、第二字线10110、第三字线10111和第四字线10112，所述第一突触串1011、所述第二突触串1012、所述第三突触串1013和所述第四突触串1014均包括四个串联的存储单元10113。
51.参照图4，所述第一突触串1011通过第一位线1015与所述第一读出放大器102连接，所述第二突触串1012通过第二位线1016与所述第二读出放大器103连接，所述第三突触串1013通过第三位线1017与所述第三读出放大器104连接，所述第四突触串1014通过第四位线1018与所述第四读出放大器105连接。
52.参照图4，所述第一字线1019与所述第一突触串1011的第一个存储单元、所述第二突触串1012的第一个存储单元、所述第三突触串1013的第一个存储单元、所述第四突触串1014的第一个存储单元连接，所述第二字线10110与所述第一突触串1011的第二个存储单元、所述第二突触串1012的第二个存储单元、所述第三突触串1013的第二个存储单元、所述第四突触串1014的第二个存储单元连接，所述第三字线10111与所述第一突触串1011的第三个存储单元、所述第二突触串1012的第三个存储单元、所述第三突触串1013的第三个存储单元、所述第四突触串1014的第三个存储单元连接，所述第四字线10112与所述第一突触串1011的第四个存储单元、所述第二突触串1012的第四个存储单元、所述第三突触串1013的第四个存储单元、所述第四突触串1014的第四个存储单元连接。
53.图5为本发明第一些实施例中阈值电压分布示意图。参照图5，图中l表示第三阈值电压分布曲线，1表示第一阈值电压的分布曲线，0表示第二阈值电压的分布曲线，v
w1(1)
表示输入二进制数据1时的电压，v
w1(0)
表示输入二进制数据0时的电压。
54.参照图4和图5，向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据0，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据1，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所述第二突触串1012的第二个存储单元即第二存储单元。设置所述第一存储单元的阈值电压为第二阈值电压，设置所述第二存储单元的阈值电压为第一阈值电压，设置所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第三阈值电压，即未写入数据的存储单元的阈值电压为第三阈值电压l。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(0)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据0，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(1)
，此时所述第一读出放大器102能够从所述第一突触串1011读出数据并输出第一运算数据，所述第一运算数据为二进制数据0，所述第二读出放大器103能够从所述第二突触串1012读出数据并输出第二运算数据，所述第二运算数据为二进制数据0，然后对所述第一运算数据和所述第二运算数据进行或非逻辑运算，以得到结果数据，所述结果数据为二进制数据1，即通过nand闪存实现二进制数据0和二进制数据0的同或运算。
55.图8为本发明第四些实施例中阈值电压分布示意图。参照图8，图中l表示第三阈值电压分布曲线，1表示第一阈值电压的分布曲线，0表示第二阈值电压的分布曲线，v
w1(1)
表示输入二进制数据1时的电压，v
w1(0)
表示输入二进制数据0时的电压。
56.参照图4和图8，向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据0，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据1，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所述第二突触串1012的第二个存储单元即第二存储单元。设置所述第一存储单元的阈值电压
为第二阈值电压，设置所述第二存储单元的阈值电压为第一阈值电压，设置所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第三阈值电压，即未写入数据的存储单元的阈值电压为第三阈值电压l。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(0)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据0，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(1)
。相对图5所示的阈值分布，若所述第一读出放大器102和所述第二读出放大器103的结果均反转，即所述第一运算数据为二进制数据1，所述第二运算数据为二进制数据1，则对所述第一运算数据和所述第二运算数据进行与逻辑运算，以得到结果数据，所述结果数据为二进制数据1。若所述第一读出放大器102或所述第二读出放大器103的结果翻转，所述第一运算数据为二进制数据1，所述第二运算数据为二进制数据0，则对所述第一运算数据和所述第二运算数据进行或逻辑运算或与非逻辑运算，以得到结果数据，所述结果数据为二进制数据1；若所述第一运算数据为二进制数据0，所述第二运算数据为二进制数据1，则对所述第一运算数据和所述第二运算数据进行或逻辑运算或与非逻辑运算，以得到结果数据，所述结果数据为二进制数据1。
57.参照图4和图5，向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据1，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据0，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所述第二突触串1012的第二个存储单元即第二存储单元。设置所述第一存储单元的阈值电压为第一阈值电压，设置所述第二存储单元的阈值电压为第二阈值电压，设置所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第三阈值电压，即未写入数据的存储单元的阈值电压为第三阈值电压l。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(1)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据1，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(0)
，此时所述第一读出放大器102能够从所述第一突触串1011读出数据并输出第一运算数据，所述第一运算数据为二进制数据0，所述第二读出放大器103能够从所述第二突触串1012读出数据并输出第二运算数据，所述第二运算数据为二进制数据0，然后对所述第一运算数据和所述第二运算数据进行或非逻辑运算，以得到结果数据，所述结果数据为二进制数据1，即通过nand闪存实现二进制数据1和二进制数据1的同或运算。
58.参照图4和图8，向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据1，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据0，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所述第二突触串1012的第二个存储单元即第二存储单元。设置所述第一存储单元的阈值电压为第一阈值电压，设置所述第二存储单元的阈值电压为第二阈值电压，设置所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第三阈值电压，即未写入数据的存储单元的阈值电压为第三阈值电压l。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(1)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据1，向所述第二字线10110施加第二电位电压，所述第二电位电压的
大小为v
w1(0)
。相对图5所示的阈值分布，若所述第一读出放大器102和所述第二读出放大器103的结果均反转，即所述第一运算数据为二进制数据1，所述第二运算数据为二进制数据1，则对所述第一运算数据和所述第二运算数据进行与逻辑运算，以得到结果数据，所述结果数据为二进制数据1。若所述第一读出放大器102或所述第二读出放大器103的结果翻转，所述第一运算数据为二进制数据1，所述第二运算数据为二进制数据0，则对所述第一运算数据和所述第二运算数据进行或逻辑运算或与非逻辑运算，以得到结果数据，所述结果数据为二进制数据1；若所述第一运算数据为二进制数据0，所述第二运算数据为二进制数据1，则对所述第一运算数据和所述第二运算数据进行或逻辑运算或与非逻辑运算，以得到结果数据，所述结果数据为二进制数据1。
59.参照图4和图5，向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据1，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据0，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所述第二突触串1012的第二个存储单元即第二存储单元。设置所述第一存储单元的阈值电压为第一阈值电压，设置所述第二存储单元的阈值电压为第二阈值电压，设置所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第三阈值电压，即未写入数据的存储单元的阈值电压为第三阈值电压l。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(0)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据0，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(1)
，此时所述第一读出放大器102能够从所述第一突触串1011读出数据并输出第一运算数据，所述第一运算数据为二进制数据1，所述第二读出放大器103能够从所述第二突触串1012读出数据并输出第二运算数据，所述第二运算数据为二进制数据0，然后对所述第一运算数据和所述第二运算数据进行或非逻辑运算，以得到结果数据，所述结果数据为二进制数据0，即通过nand闪存实现二进制数据0和二进制数据1的同或运算。
60.参照图4和图8，向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据1，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据0，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所述第二突触串1012的第二个存储单元即第二存储单元。设置所述第一存储单元的阈值电压为第一阈值电压，设置所述第二存储单元的阈值电压为第二阈值电压，设置所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第三阈值电压，即未写入数据的存储单元的阈值电压为第三阈值电压l。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(0)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据0，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(1)
。相对图5所示的阈值分布，若所述第一读出放大器102和所述第二读出放大器103的结果均反转，即所述第一运算数据为二进制数据0，所述第二运算数据为二进制数据1，则对所述第一运算数据和所述第二运算数据进行与逻辑运算，以得到结果数据，所述结果数据为二进制数据0。若所述第一读出放大器102或所述第二读出放大器103的结果翻转，所述第一运算数据为二进制数据0，所述第二运算数据为二进制数据0，则对所述第一运算
数据和所述第二运算数据进行或逻辑运算，以得到结果数据，所述结果数据为二进制数据0；若所述第一运算数据为二进制数据1，所述第二运算数据为二进制数据1，则对所述第一运算数据和所述第二运算数据进行与非逻辑运算，以得到结果数据，所述结果数据为二进制数据0。
61.参照图4和图5，向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据0，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据1，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所述第二突触串1012的第二个存储单元即第二存储单元。设置所述第一存储单元的阈值电压为第二阈值电压，设置所述第二存储单元的阈值电压为第一阈值电压，设置所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第三阈值电压，即未写入数据的存储单元的阈值电压为第三阈值电压l。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(1)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据1，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(0)
，此时所述第一读出放大器102能够从所述第一突触串1011读出数据并输出第一运算数据，所述第一运算数据为二进制数据0，所述第二读出放大器103能够从所述第二突触串1012读出数据并输出第二运算数据，所述第二运算数据为二进制数据1，然后对所述第一运算数据和所述第二运算数据进行或非逻辑运算，以得到结果数据，所述结果数据为二进制数据0，即通过nand闪存实现二进制数据1和二进制数据0的同或运算。
62.参照图4和图8，向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据0，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据1，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所述第二突触串1012的第二个存储单元即第二存储单元。设置所述第一存储单元的阈值电压为第二阈值电压，设置所述第二存储单元的阈值电压为第一阈值电压，设置所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第三阈值电压，即未写入数据的存储单元的阈值电压为第三阈值电压l。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(1)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据1，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(0)
。相对图5所示的阈值分布，若所述第一读出放大器102和所述第二读出放大器103的结果均反转，即所述第一运算数据为二进制数据1，所述第二运算数据为二进制数据0，则对所述第一运算数据和所述第二运算数据进行与逻辑运算，以得到结果数据，所述结果数据为二进制数据0。若所述第一读出放大器102或所述第二读出放大器103的结果翻转，所述第一运算数据为二进制数据0，所述第二运算数据为二进制数据0，则对所述第一运算数据和所述第二运算数据进行或逻辑运算，以得到结果数据，所述结果数据为二进制数据0；若所述第一运算数据为二进制数据1，所述第二运算数据为二进制数据1，则对所述第一运算数据和所述第二运算数据进行与非逻辑运算，以得到结果数据，所述结果数据为二进制数据0。
63.参照图4和图5，向所述第三突触串1013的第三个存储单元写入第一数据，所述第
一数据为二进制数据0，向所述第四突触串1014的第四个存储单元写入第二数据，所述第二数据为二进制数据1，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第三突触串1013的第三个存储单元即第一存储单元，所述第四突触串1014的第四个存储单元即第二存储单元。此时，可以进行与所述第一突触串1011和所述第二突触串1012上相同的运算。且由于未写入数据的存储单元的阈值电压很低，字线上的电压为v
w1(1)
或v
w1(0)
，未写入数据的存储单元均导通。
64.一些实施例中，所述步骤s1还包括：向所述第一突触串的剩余存储单元写入第一数据或第二数据，向所述第二突触串的剩余存储单元写入第一数据或第二数据，且所述第一突触串和所述第二突触串中，一条字线所连接的两个存储单元至少一个存储单元未存储数据。
65.一些实施例中，所述步骤s2还包括：向剩余字线施加第三电位电压，所述第三电位电压与所述第一电位电压、所述第二电位电压不同。
66.一些实施例中，所述第一电位电压大于所述第三阈值电压，且小于所述第一阈值电压，所述第二电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第二阈值电压，或，所述第二电位电压大于所述第三阈值电压，且小于所述第一阈值电压，所述第一电位电压大于所述第一阈值电压，且小于所述第二阈值电压，所述第三电位电压大于所述第二阈值电压。
67.图6为本发明第二些实施例中阈值电压分布示意图。参照图6，图中l表示第三阈值电压分布曲线，1表示第一阈值电压的分布曲线，0表示第二阈值电压的分布曲线，v
w1(1)
表示输入二进制数据1时的电压，v
w1(0)
表示输入二进制数据0时的电压，v
w1(h)
表示第三电位电压。
68.参照图4和图6，向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据0，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据1，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所述第二突触串1012的第二个存储单元即第二存储单元。向所述第一突触串1011的第三个存储单元写入第一数据，所述第一数据为二进制数据0，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据1。设置所述第一存储单元的阈值电压和所述第一突触串1011的第三个存储单元的阈值电压为第二阈值电压，设置所述第二存储单元的阈值电压和所述第二突触串1012的第四个存储单元的阈值电压为第一阈值电压，设置所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第三阈值电压，即未写入数据的存储单元的阈值电压为第三阈值电压l。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(0)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据0，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(1)
，向所述第三字线10111和所述第四字线10112施加所述第三电位电压，此时所述第一读出放大器102能够从所述第一突触串1011读出数据并输出第一运算数据，所述第一运算数据为二进制数据0，所述第二读出放大器103能够从所述第二突触串1012读出数据并输出第二运算数据，所述第二运算数据为二进制数据0，然后对所述第一运算数据和所述第二运算数据进行或非逻辑运算，以得到结果数据，所述结果数据为二进制
数据1，即通过nand闪存实现二进制数据0和二进制数据0的同或运算。
69.参照图4和图6，向所述第三字线10111施加第一电位电压，所述第一电位电压的大小为v
w1(1)
，相当于通过所述第三字线10111提供了进行同门或运算的二进制数据1，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(0)
，向所述第一字线1019和所述第二字线10110施加所述第三电位电压，此时所述第一读出放大器102能够从所述第一突触串1011读出数据并输出第一运算数据，所述第一运算数据为二进制数据0，所述第二读出放大器103能够从所述第二突触串1012读出数据并输出第二运算数据，所述第二运算数据为二进制数据0，然后对所述第一运算数据和所述第二运算数据进行或非逻辑运算，以得到结果数据，所述结果数据为二进制数据1，即通过nand闪存实现二进制数据1和二进制数据1的同或运算。
70.一些实施例中，执行所述步骤s1之前还包括阈值电压设置步骤，所述第一数据和所述第二数据均为二进制数据，当所述第一数据为二进制数据1，所述第二数据为二进制数据0，所述阈值电压设置步骤包括：将所述第一存储单元的阈值电压设置为第一阈值电压，将所述第二存储单元的阈值电压设置为第二阈值电压，将剩余所述存储单元的阈值电压设置为第一阈值电压，其中，所述第一阈值电压小于所述第二阈值电压。
71.又一些实施例中，执行所述步骤s1之前还包括阈值电压设置步骤，所述第一数据和所述第二数据均为二进制数据，当所述第一数据为二进制数据0，所述第二数据为二进制数据1，所述阈值电压设置步骤包括：将所述第二存储单元的阈值电压设置为第一阈值电压，将所述第一存储单元的阈值电压设置为第二阈值电压，将剩余所述存储单元的阈值电压设置为第一阈值电压，其中，所述第一阈值电压小于所述第二阈值电压。
72.一些实施例中，根据所述第一运算数据、所述第二运算数据中的至少一个得到结果数据，包括：对所述第一运算数据、所述第二运算数据进行与逻辑运算或与非逻辑运算，以得到所述结果数据。
73.图7为本发明第三些实施例中阈值电压分布示意图。参照图7，图中l/1表示第一阈值电压分布曲线，0表示第二阈值电压的分布曲线，v
w1(1)
表示输入二进制数据1时的电压，v
w1(0)
表示输入二进制数据0时的电压。
74.参照图4和图7，向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据0，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据1，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所述第二突触串1012的第二个存储单元即第二存储单元。设置所述第一存储单元的阈值电压为第二阈值电压，设置所述第二存储单元的阈值电压为第一阈值电压，设置所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第一阈值电压。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(0)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据0，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(1)
，此时，所述第一读出放大器102能够从所述第一突触串1011读出数据并输出第一运算数据，所述第一运算数据为二进制数据1，所述第二读出放大器103能够从所述第二突触串1012读出数据并输出第二运算数据，所述第二运算数据为二进制数据1，然后对所述第一运算数据和所述第二运算数据进行与逻辑运算，以得
到结果数据，所述结果数据为二进制数据1，即通过nand闪存实现二进制数据0和二进制数据0的同或运算。
75.图9为本发明第五些实施例中阈值电压分布示意图。参照图9，图中l/1表示第一阈值电压分布曲线，0表示第二阈值电压的分布曲线，v
w1(1)
表示输入二进制数据1时的电压，v
w1(0)
表示输入二进制数据0时的电压。
76.参照图4和图9，向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据0，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据1，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所述第二突触串1012的第二个存储单元即第二存储单元。设置所述第一存储单元的阈值电压为第二阈值电压，设置所述第二存储单元的阈值电压为第一阈值电压，设置所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第一阈值电压。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(0)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据0，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(1)
。相对于图7所示的阈值分布，若所述第一读出放大器102的结果反转，则所述第一运算数据为二进制数据0，所述第二运算数据为二进制数据1，则对所述第一运算数据和所述第二运算数据进行与非逻辑运算，以得到结果数据，所述结果数据为二进制数据1。
77.参照图4和图7，向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据1，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据0，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所述第二突触串1012的第二个存储单元即第二存储单元。设置所述第一存储单元的阈值电压为第一阈值电压，设置所述第二存储单元的阈值电压为第二阈值电压，设置所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第一阈值电压。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(1)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据1，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(0)
，此时，所述第一读出放大器102能够从所述第一突触串1011读出数据并输出第一运算数据，所述第一运算数据为二进制数据1，所述第二读出放大器103能够从所述第二突触串1012读出数据并输出第二运算数据，所述第二运算数据为二进制数据1，然后对所述第一运算数据和所述第二运算数据进行与逻辑运算，以得到结果数据，所述结果数据为二进制数据1，即通过nand闪存实现二进制数据1和二进制数据1的同或运算。
78.参照图4和图9，向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据1，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据0，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所述第二突触串1012的第二个存储单元即第二存储单元。设置所述第一存储单元的阈值电压为第一阈值电压，设置所述第二存储单元的阈值电压为第二阈值电压，设置所述第一突触
串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第一阈值电压。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(1)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据1，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(0)
。相对于图7所示的阈值分布，若所述第二读出放大器103的结果反转，则所述第一运算数据为二进制数据1，所述第二运算数据为二进制数据0，则对所述第一运算数据和所述第二运算数据进行与非逻辑运算，以得到结果数据，所述结果数据为二进制数据1。
79.参照图4和图7，向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据1，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据0，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所述第二突触串1012的第二个存储单元即第二存储单元。设置所述第一存储单元的阈值电压为第一阈值电压，设置所述第二存储单元的阈值电压为第二阈值电压，设置所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第一阈值电压。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(0)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据0，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(1)
，此时，所述第一读出放大器102能够从所述第一突触串1011读出数据并输出第一运算数据，所述第一运算数据为二进制数据1，所述第二读出放大器103能够从所述第二突触串1012读出数据并输出第二运算数据，所述第二运算数据为二进制数据0，然后对所述第一运算数据和所述第二运算数据进行与逻辑运算，以得到结果数据，所述结果数据为二进制数据0，即通过nand闪存实现二进制数据0和二进制数据1的同或运算。
80.参照图4和图9，向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据1，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据0，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所述第二突触串1012的第二个存储单元即第二存储单元。设置所述第一存储单元的阈值电压为第一阈值电压，设置所述第二存储单元的阈值电压为第二阈值电压，设置所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第一阈值电压。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(0)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据0，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(1)
。相对于图7所示的阈值分布，若所述第二读出放大器103的结果反转，则所述第一运算数据为二进制数据1，所述第二运算数据为二进制数据1，则对所述第一运算数据和所述第二运算数据进行与非逻辑运算，以得到结果数据，所述结果数据为二进制数据0。
81.参照图4和图7，向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据0，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据1，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所
述第二突触串1012的第二个存储单元即第二存储单元。设置所述第一存储单元的阈值电压为第二阈值电压，设置所述第二存储单元的阈值电压为第一阈值电压，设置所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第一阈值电压。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(1)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据1，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(0)
，此时，所述第一读出放大器102能够从所述第一突触串1011读出数据并输出第一运算数据，所述第一运算数据为二进制数据0，所述第二读出放大器103能够从所述第二突触串1012读出数据并输出第二运算数据，所述第二运算数据为二进制数据1，然后对所述第一运算数据和所述第二运算数据进行与逻辑运算，以得到结果数据，所述结果数据为二进制数据0，即通过nand闪存实现二进制数据1和二进制数据0的同或运算。
82.参照图4和图9向所述第一突触串1011的第一个存储单元写入第一数据，所述第一数据为二进制数据0，向所述第二突触串1012的第二个存储单元写入第二数据，所述第二数据为二进制数据1，所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元均未写入数据。其中，所述第一突触串1011的第一个存储单元即第一存储单元，所述第二突触串1012的第二个存储单元即第二存储单元。设置所述第一存储单元的阈值电压为第二阈值电压，设置所述第二存储单元的阈值电压为第一阈值电压，设置所述第一突触串1011的剩余存储单元和所述第二突触串1012的剩余存储单元的阈值电压为第一阈值电压。向所述第一字线1019施加第一电位电压，所述第一电位电压的大小为v
w1(1)
，相当于通过所述第一字线1019提供了进行同门或运算的二进制数据1，向所述第二字线10110施加第二电位电压，所述第二电位电压的大小为v
w1(0)
。相对于图7所示的阈值分布，若所述第一读出放大器102的结果反转，则所述第一运算数据为二进制数据1，所述第二运算数据为二进制数据1，则对所述第一运算数据和所述第二运算数据进行与非逻辑运算，以得到结果数据，所述结果数据为二进制数据0。
83.本发明的一些实施例中，采用如图5和图7所示阈值分布，每一个读出放大器均连接多个存储块，在不同存储块中执行步骤s1至步骤s3，此时相应读出放大器读出的电流为累加电流，即每一个二进制数据1对应一份电流，通过模数转换器即可将电流转变数字，即可得所述第一运算数据中二进制数据1的数量和所述第二运算数据中二进制数据1的数量，写入的第一数据总数量与二进制数据1的数量差即二进制数据0的数量。
84.虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。