专利名称：在同步ram写操作时提供数据保持时间的方法和系统的制作方法
技术领域：
本发明一般涉及一个半导体集成电路(IC)的接口用来对外存贮器进行数据的读写。尤其涉及一个使用半导体集成电路的存贮器接口，它将数据送到数据总线上，再根据写选通信号的时钟脉冲将数据写入外存贮器中。该存贮器接口按写选通信号的发出和撤消来控制半导体集成电路是否将数据传送到数据总线上去。
半导体设备通常使用一个存贮器的接口电路同一个诸如静态随机存取存贮器(SRAM)之类的外部存贮器进行数据交换和传送的。存贮器接口电路一般要发出几个控制信号包括地址和数据信息等以确保传送操作的正常进行。控制信号是用来给传送操作给出时标的，然后传送操作可根据外部存贮器的要求按适当的方式进行。典型的控制信号包括一个输出选通信号和一个写选通信号，前者是指出数据传输的方向，即是从存贮器到计算机还是从计算机到存贮器，后者则是给传送到存贮器的数据一个选通时标。
要将数据写入外部存贮器，存贮器接口电路就要发出输出选通信号指出即要进行写操作，同时把要写入数据的那个存贮单元的地址放到地址总线上去。然后存贮器接口电路把要写入的数据送到数据总线，并选通写信号以启动写操作。在写操作完成后，立即释放总线。存贮器接口准备作下一个操作。
为了使写操作正常进行，大多数的SRAM都有严格的时标要求。其中一个要求是涉及到在写选通信号撤去后，数据总线上数据的稳定状态能保持多久的问题(一旦总线释放，其上的数据会变成不稳定)。数据必须保持稳定的时间通常称为最小数据“保持”时间。一般来说，数据保持时间是在1至5毫微秒(下称ns)之间，但也有的芯片其保持时间为0。然而，保持时间为0的存贮器芯片常要求数据的稳定状态至少保持到写选通信号撤去的那一时刻。换言之，为了在这些芯片上实施正常的写操作，在写选通信号撤去之前存贮器接口不能释放数据总线。
因此，在设计诸如专用的集成电路(称为ASIC电路)等与外存贮器有接口关系的半导体电路时，设计者必须根据所使用的外存贮器保证使在数据总线上的数据在下列二种情况下具有稳定状态要么在撤销写信号后一段固定时间内数据保持稳定，要么其稳定状态必须保持到写信号被撤销那一时刻为止。为了得到最佳功能的系统，即峰值性能，应将稳定的数据保持到恰好是外存贮器所要求的时刻为止，而又不必保持得过长。如果稳定的时间保持得不够长则在写操作时会发生掉失数据的错误或发生不可预见的结果。反之，如果保持的时间过长以至在写选通信号撤去后的一个固定时间以后还在保持着，那么就意味减少了计算机执行其它任务的时间，以致降低了计算机的性能。
以前已有人提出了几种方法供设计者们使用以满足最小数据保持时间的要求。一种方法是将数据总线上的数据按不同的时钟周期或不同的时间阶段存放。例如，使用不同的时钟周期的方法可以在第一个时钟周期发写选通信号而到下一个时钟周期时再将数据放到数据总线上去。而使用不同的时钟阶段的方法则可以在时钟脉冲信号的一个边沿，如在一个正上升沿时，发写选通信号，而在另一个边沿，如在下降沿时。将数据放到数据总线上去。但这两种方法都降低了操作的效率，这是因为在等待下一个脉冲或下一个脉冲边沿的到来中损失了许多有价值的处理时间。一般来说，用不同的时钟周期或不同的时间阶段的方法以牺牲系统性能来换取保证数据总线上的数据稳定在最小保持时间内的做法对ASIC设计的设计者来说是不可取的，因而这个方法极少被使用。
设计者用以保证最小数据保持时间的另一种方法则是在数据线上加延迟线的做法。延迟线是与数据总线相耦合的外部的延迟门。并且被置入数据传送通路中。但此种方法在增加印刷线路板的空间和硬件开销方面其成本十分昂贵，尤其是在系统中当有二、三条以上数据通路都需要加延迟线时该方法是很不实用的。
最后，设计者们可以使用的方法是加内部门以使在数据通路上数据延迟一段固定的时间。这种方法也是目前使用最为广泛的方法，不过这个方法有一些困难。即加了内部延迟门可能导致所设计的线路不再是最优的。尤其困难的是无法确定在数据通路上究竟加多少个门的延迟才能恰好保证满足最小数据保持时间。
对确定延迟时间起很大作用的一个原因是由于电容及外存贮器的进线长度的不同而产生的传播延迟。由于通常写选通信号的工作量比数据信号的工作量大。因此，写信号的传播延迟通常要比数据总线上数据的传播延迟大。选通脉冲线必须与同电路有关的所有外存贮器芯片相连，而数据线通常只需同一部分外存贮器的芯片相连。写选通信号线上的额外延迟也随着不同因素的变动而有很大的变化，比如与它必须通过的外存贮器芯片数要比同每一个存贮器芯片相关的电容和数据线多多少等因素都有关。
另一个对确定延迟时间相关的因素是存在于电路内部时钟脉冲本身的偏差。虽然时钟偏差比起安装延迟要小，但是若在设计线路时忽视了这个偏差则在写选通信号撤销之前写信号线上的偏差可能会引起数据线的改变。
为了保证每次写周期能正常进行，使用固定的内部延迟方法的设计者必须将延迟时间设计得足够长以考虑到最坏情况。一旦计算出延迟时间后(或通过合理的猜想而获得的)，把有适当延迟的门设计入数据通路中去。然而，一个门的延迟从最好到最坏情况的变化一般在一至三左右。因此，如果设计者计算出要保证写操作顺利进行，需要10ns的延迟，则在数据通路中必须加入最小延迟时间为10ns的门。由于那些门的最大延迟可能比其最小延迟时间长三倍甚至三倍以上，因而在数据通路中实际上可能要放30ns的延迟。而在实际应用中这30ns的延迟是不能接受的。
本发明解决了前面的问题，方法是对ASIC或非ASIC电路提供一种存贮器接口，它能保证在数据写操作时有足够的数据保持时间。同时又使这个保持时间不会太长以确保系统性能的最优化。
本发明利用一个反馈装置使得发至外存贮器的写选通信号结束时数据不能再从存贮器接口写入数据总线。本发明之一是包含一个写装置，它有输入端以接受是否进行写操作的控制信号，该装置将数据送至传送通道上以至能将数据写入外存贮器内;一个读装置，该装置是将由存贮单元放到传送通道的数据读出来;一个写选通门，它接受内部写选通信号同时输出一个外部写选通信号;以及一个关闭装置，它通过将外部写选通信号延迟一段固定时间而产生的控制信号去控制开启或停止(关闭)写装置。
还介绍了一种在写操作期间对存贮器提供最小数据保持时间的方法。这个方法包括几个步骤发出一个外部写选通信号使写操作初始化;选通数据写入门将数据输出到数据总线;结束外部写选通信号;根据外部写选通信号的撤消关闭数据写入门使数据写入门与数据总线断开。
根据本发明，存贮器接口的特点和优点可从下面结合附图的说明理解的更为透彻。
图1为集成电路与外存贮器之接口的方框图;
图2是按照图1所示根据本发明的一个实施例的存贮器接口的示意图;
图3为一时标图，它表示了从图1所示的存贮器接口将数据写到外存贮器时写周期的时标;
图4是说明在多个存贮器连接到写选通线上时，由图2所示之存贮器接口怎样才能自动地用来调整固有的延迟的方框图;
图5是根据本发明第二个实施例提出的由图1所示之存贮器接口的示意图;
图6是时标图，它表示了从由图5所示之存贮器接口将数据写入外存贮器时一个写周期的时标。
图1是一个表明集成电路100与外存贮器110之间的接口电路的框图。这个集成电路100可以是一个ASIC芯片也可以是其它任何集成电路，它可以从外存贮器读出数据，也可以将数据写入外存贮器中。集成电路100包括存贮器接口部件120和数字逻辑部件130。存贮器接口部件120通过在集成电路100内部的，图1中未画出的交换通路与数字逻辑部件130进行信息交换。数字逻辑部件130是一个由逻辑门和电路元件组成的组合电路以完成规定的功能。由逻辑部件130完成的功能可以是无限止的各方面的，但一般说来数字逻辑部件130还是完成应用上规定的输入和输出功能。
存贮器接口部件120同外存贮器是通过总线140进行连接和信息交换的。总线140是由存贮器接口部件120用来传送必要控制信号和数据信息的，当数字逻辑部件130指定后即进行将数据从外存贮器110读出，或将数据写入至外存贮器110中去。
图2是由图1所示的按本发明实施例之一进行设计的一种存贮器接口部件120的设计方框图。为方便起见，图2中部件若与图1中的部件相同，则采用与图1中相同的参照号。存贮器接口部件120包含了一个写选通门203，一个反馈门206，一个数据写入门209，一个数据读出门212，一个输出使能门215以及一个地址门218。
存贮器接口部件120从数字逻辑部件130处通过交换通道230，233，236，239以及242收到交换控制信号和数据信号以控制存贮器接口部件120与外存贮器110之间的数据传送。交换通道230传送了内部写选通信号，它是作为将数据从存贮器接口120写入到外存贮器110中去的时标。交换通道233则是输出数据传送通道，在数据写入操作周期该通道将存贮器接口部件120中N一位数据传送到外存贮器110中去。交换通道236则是输入数据传送通道，在数据读出操作周期该通道将由存贮器接口部件120接受到的N一位数据，从外存贮器110读到数字逻辑部件130中去。交换通道239则是传送输出使能信号的，该信号对外存贮器110指明将要进行的是读还是写操作。交换通道242是传送地址信号，它是指出外存贮器中将要写入或读出的那个单元的地址的。
在存贮器接口部件120与外存贮器110之间的各种数据的交换必定是通过总线140的。总线140则包含有N一位数据总线250，地址总线253，一条写选通线256和一条输出使能线259。
外部存贮器110包含有信号接收门260和263，他们分别与写选通线256和地址总线253相连，还包含数据输入门266和数据输出门269，他们组成一个双向输入/输出门且与数据总线250相接。数据输出门269是一个三态装置，它与使能/无能输入至输出的使能线259相连。
在存贮器接口部件120中，写选通门203也是一个三态装置，它有一条输入线与交换通道230相连以接收自交换逻辑130发出的内部写选通信号。写选通门的三态输入可连接到一个控制信号上去，该信号根据通过数据总线250发出的信息使数据写入门209为无能。写选通门203是与一条输出至输出使能线256相连，同时与反馈门206的一条输入线相连。反馈门206的输出线与数据写入门209的一个三态输入相连。反馈206根据由写入选通门203发出的信号打开和关闭将数据写入到外存贮部件110的控制门。反馈门206是一个可以控制N位数据写入门209的门。若在本发明的其它实例中N非常小。则反馈门206未必一定需要且写选门203之输出可直接馈入数据写入门209的三态输入。
数据写入门209和数据读出门212组成了一个双向输入/输出门，这样可以在数据读出和数据写入操作周期时使数据能在存贮器接口部件120和外存贮器110之间通过数据总线250进行相互的数据传输。数据写入门209是一个三态装置，当该门无能时(即关闭时)即允许其它门控制数据总线250上数据的安排。数据写入门209的输入线连接到交换通路233上以接收数据信号，这些信号是来自数字逻辑部件130且将被写入外存贮器110中去的。而数据写入门的输出与数据总线250相接。数据读出门212的一条输入线与数据总线250相连，而其输出线则与交换通路236相接。从外存贮器110中读出的数据经过数据总线通过交换通路236被发送至数字逻辑部件130。
输出使能门215和地址门218也是三态装置，它们的三态输入可以分别连接使数字逻辑部件130能控制门使信息不能通过总线140而发送出去。输出使能门215有一条连接到交换通路239上的输入线和一条与输出使能线259相连的输出线。地址门218有一条输入线与交换通路242相连及一条输出线和地址总线253相接。
在操作期间，存贮器接口部件120要么从数字逻辑部件130中将数据写入外存贮器110中去，要么将数据从外存贮器110中读到逻辑部件130中去。从外存贮器110中将数据读出的方式可谓是众所周知的，而将数据写入外存贮器110中的方式将结合图2和图3在下面进行讨论。
图3为一时标框图，它表示了一个写周期的时标，这个写周期便是如图2所示将数据从存贮器接口部件120写入外存贮器110时所执行的周期。图3表示的信号包括一个输出使能信号300，一个地址信号、一个内部写选通信号306，一个外部写选通信号309以及一个写数据信号312。
启动写周期时先由存贮器接口部件120撤回输出使能信号300，该信号原来是常低的，它通过输出使能门215给外存贮器110指出下面将进行写操作。这时数据输出门269之三态输入端接收到了上述撤回输出使能信号，于是它就通过加入高阻抗模式以阻止数据输出门269将数据发送至数据总线250。地址信号303上的即将要写入的单元地址由地址门218送到地址总线253上。
数字逻辑130于是发出内部写选通信号306，这是一个逻辑低电平用来如320所指出的对写周期初始化。由323所指出那样，写选通门203将刚刚发出的内部写选通信号从交换通路230驱动传送至写选通线256上变成了外部写选通信号309。在点320和323之间发生了延迟M，它是由下列几个原因组合而形成的写选通门203的内部延迟，(外部存贮器110)通过写选通线256连到写选通门203上时的安装电容以及印制板引线长度等各种因素。
反馈门206检测到已发出的外部写选通信号309，于是发出一个信号打开数据写入门209。打开了数据写入门209后，利用326所指出的写数据信号312将数据送到数据总线250上。在323与326之间发生的延迟N是由于反馈门206的内部延迟以及数据写入门209上的一条使能/无能输入的响应时间造成的。在数据被送到数据总线250后很快就如328指出的那样变成稳定的数据了。
完成写周期时，由数字逻辑部件130发出信号从329开始撤消内部写选通信号306。然后经过一段由上述由于内部门延迟及安装电容等引起的延迟M在332点上也撤消了外部写选通信号。外部写选通信号309被撤消后，反馈门206随即发出信号以关闭数据写入门209同时释放数据总线250如335所示以备后用。在332与335之间发生的延迟N也是由于反馈门206的内部门延迟及数据写入门209的一条使能/无能输入线上的响应时间所引起的。
释放数据总线250总是在撤回外部写选通信号332以后才进行，这是因为外部写选通信号是输入到反馈门206，而它是控制打开或关闭数据写入门209的。因此，不管由于外存贮器110的电容性的安装而引起的外部写选通信号309延迟了多久，在数据总线250上的写数据信号312直到写选通信号撤回以前都是保持有效的。另外，如果外存贮器110要求固定数据保持时间大于0，则可以在反馈门206上连一个延迟门以提供必要之延迟时间。
图4为一框图说明了当一条写选通线256连接多重存贮器时如何使用如图2所示之存贮器接口部件120自动地调整固有的时标延迟。为方便起见，图4中的部件若与图1，图2中的部件相同，则采用与图1，图2相同的参照号。在图4中，集成电路100通过写选通线256与外存贮器110，400和410相连。由于加上了外存贮器400和410作为附加在写选通线256上的附加负载使得这条线上增加了附加电容导致在外部写选通信号309的延迟甚至比图3中所示的延迟M更长。
然而，如果将反馈门206的输入线同ASIC上门203的输出分开且与写选通线256在负载110，400和410的末端点415相连，则这个附加的延迟不会在写操作时标上引起问题。这就是说反馈门可以在信号传输通过外存贮器110，400和410以后将外部写选通信号309送至数据门209之三态输入端。因而，只有在写选通信号309传到外存贮器110，400和410以后才有可能打开或关闭数据写入门209。
图5是按本发明第二个实施例设计的存贮器接口部件520的示意图。为方便起见，凡图5中的部件与图1或图2中的部件相同的话，则采用与图1，图2相同的参照号。此外，除了加上门507和508以外，存接器接口部件520的结构与操作均与存贮器接口部件120相同。
存贮器接口部件520包括写选通门203，反馈门206，与非门(NAND)507，反相器(Invertor)508，数据写入门209，数据读出门212，输出使能门215以及地址门218。通讯通路230，233，236，239以及242在存贮器接口部件520中传送的信号同在存贮器接口部件120中传送的信号相同。另外，数据读出门212，输出使能门215，以及地址门218所完成的功能同他们在存贮器部件120中完成的功能也相同。
就同在存贮器接口部件120时一样，写选通门203是一个三态装置，它有一条输入线与通讯通路230相连以接收由通讯逻辑130发来的内部写选通信号。而写选通门203的输出线则与输出使能线256和反馈门206的一条输入线相接。然而，写选通门203的输入也同时和与非门507的一个输入端相连。与非门507的第二个输入端与反馈门206的输出相连，该反馈门用来接收写选通门203的输出的。
与非门507的输出连接了反相器508的输入，而反相器508的输出又同数据写入门209的三态输入端相通。与存贮器接口部件120相同，数据写入门209是一个三态装置，当其关闭时，允许其它门使用数据总线250上的数据。
除了对数据写入门209的三态输入端的控制方式有所不同外，存贮器接口部件520的操作与存贮器接口部件120的操作完全一样。而本实施方案中在控制数据写入门209的开/关(使能/无能)的操作和方式上提出了比图2所示之实施方案更好的数据设置时间，下面就结合图5和图6加以讨论。
图6是一时标图，它表示了图5中所示的将数据从存贮器接口部件520写入到外存贮器110中去的写周期的时标。图6中标出的信号包括一个输出使能信号300，一个地址信号303，一个内部写选通信号306，一个外部写选通信号309以及一个写数据信号612。
在开始写周期时，存贮器接口部件520撤消输出使能信号300，该信号平时为常低，信号传到输出使能门215以表示下面外存贮器110将进行写入操作。接着，撤回的输出使能信号为数据输出门269的三态输入端所接收，于是它就通过置入高阻抗模式以阻止数据输出门269将数据发送至数据总线250上去。地址门218将在地址信号303上即将要写入的那个单元的地址送到地址总线253上。
数字逻辑130于是发出内部写选通信号306，这是一个逻辑低电平用来如320所指出的进行写周期初始化的。当内部写选通信号306变低时与非门507的一个输入就为低，这样就使与非门507的输出为高而反相器508的输出则是低。则反相器508的低输出就打开了数据写入门209。当数据写入门209被打开后就如626所指出的那样，由写数据信号312将数据置入数据总线250。
图5所示方案中，数据的稳定是靠发内部写选通信号而不是靠发外部写选通信号的。因此，其数据有效时间比方案图2中的时间早，因而在写周期时提出了更好的数据设置时间。这里的发生在320与626之间的延迟P是由于与非门507的内部门延迟，反相器508的内部门延迟以及数据写入门209的使能/无能输入线的响应时间而造成的。在数据被送至数据总线250后很快就像由628所示那样造成十分稳定了。
如323所示那样，写选通门203将发出的内部写选通信号306通过通讯信号230驱动传送到写选通线256作为外部写选通信号309。在点320和323之间发生了延迟M，它是由下列几种情况组合而成的写选通门203的内部延迟(外部存贮器110)通过写选通线256连到写选通门203上时的安装电容以及印刷板引线长度等各种因素。
在完成写周期时，由数字逻辑部件130发出信号从329开始撤回内部写选通信号。然后经过一段由上述由于内部门延迟及安装电容等引起的延迟M在点332上撤消了外部写选通信号。在外部写选通信号309被撤消后，与非门507的两个输入端均成为高电平，这样就使该门的输出为低了。而反相器508的输出则为高，这样就关闭了数据写入门209同时也释放了数据总线250如635所示那样以备后用。332与635之间的延迟P是由于门206，与非门507反相器508之内部延迟及如上所述数据写入门209的使能/无能输入端的响应时间所引起的。
与非门507和反相器508组成之逻辑是为了保证只有在撤消了外部写选通信号332以后数据写入门209才能释放数据总线250。因此，不管由于外存贮器110的电容性装入致使外部写选通信号延迟多久，写入数据信号312将一直将数据在数据总线250上保持成稳定状态直到外部写选通信号309撤回为止。另外，如果外存贮器110要求的固定数据保持时间大于0，则还可以加上几个门以提供必要之延迟时间。
在详细叙述了本发明的主要实施方案后，许多其它与本发明相当的或对本领域熟练人员可稍作修改的方法以提供系统在SRAM中作写操作周期时的数据保持时间是很显然和方便的了。例如，在图2和5中，对反馈门206可以使用分开的输入接收器。然后将这个分开的输入接收器连接到装入的写选通线上，它对存贮器接口部件120来说是外部点。而这些修改和变换等均属于本发明的范围。
权利要求
1.一种用以连接至存贮部件的半导体集成电路，其对存贮部件在作数据写入操作时十分有用，要求所述半导体集成电路在通过传送通道发至存贮器的写选通信号被撤消之前在数据总线上的数据必须保持稳状态，其特征在于，所述半导体集成电路包括(a)写入装置，其输出端与数据总线相连，这样可以将数据置入数据总线，而后在数据总线上的数据可以被写入存贮器，所述写入装置有一个控制输入以接受控制信号，所述控制信号用来控制是否向数据总线提供数据；(b)关闭装置，其输入端与传输通道相连以接受从存贮部件反馈过来的写入选通信号，其输出与上述写入装置的控制输入相连，根据写选通信号的撤消关闭写入装置。
2.如权利要求1所述的半导体集成电路，其特征在于，所述写入装置包括一个三态缓冲器，所述控制输入是三态输入。
3.如权利要求1所述的半导体集成电路，其特征在于，所述关闭装置包括一个缓冲门。
4.如权利要求1所述的半导体集成电路，其特征在于，所述关闭装置还连接到一个与输入引脚相连的关闭输入接收器上。
5.如权利要求1所述的半导体集成电路，其特征在于还包括(a)读出装置，其与上述写入装置相连以读出由存贮部件送到数据总线上的数据;(b)一个输出使能门，与传输通道相连，将输出使能信号通过传输通道发至存贮部件;(c)一个地址门，连到传输通道上用来将地址发送到存贮单元去。
6.如权利要求5所述的半导体集成电路，其特征在于所述写装置包括一个三态缓冲器并且所述控制输入是三态输入，所述输出使能门包括一个三态缓冲器以及所述地址门包括一个三态缓冲器。
7.一种提供在存贮器的写操作周期时的最小数据保持时间的方法，其特征在于包括下列步骤(a)发出外部写选通信号对写操作进行初始化;(b)打开一个数据写入门将数据送到传输通道上去;(c)撤消上述外部写选通信号;(d)当上述外部写选通信号撤回后就关闭上述数据写入门使得上述数据写入门与上述传输通道脱离。
8.如权利要求7所述的提供最小数据保持时间的方法，其特征在于，还包括如下几步发出内部写选通信号以及在发出所述内部写选通信号后紧接着要发出外部写选通信号。
9.如权利要求8所述的提供一种最小数据保持时间的方法，其特征在于，所述数据写入门由上述发出的外部写选通信号来开启。
10.如权利要求8所述的提供一种最小数据保持时间的方法，其特征在于，所述数据写入门由上述发出的内部写选通信号来开启。
全文摘要
半导体集成电路的存贮器接口根据写选通信号发出的时钟脉冲将数据写入存贮器中时要求在写选通脉冲信号撤消后一小段时间内数据仍保持有效。该存贮器接口电路按照写选通信号的发出和撤消来控制半导体集成电路是否将数据传到与外存贮器相连的数据总线上去。当写选通信号发生时数据总线上的数据是稳定的，且只有当写选通信号撤消后数据才可以出现不稳定状态。
文档编号G11C7/22GK1102893SQ94107698
公开日1995年5月24日 申请日期1994年7月1日 优先权日1993年7月1日
发明者丹业丰 申请人:协力计算机股份有限公司