专利名称：同步电路的制作方法
技术领域：
本发明是关于用于大规模集成电路中的使用序列电路等的同步电路。
当实现逻缉电路时，特别是，诸如大规模集成电路中与时钟同步工作的序列电路，目前通常的设计是使用单相时钟及延时式D触发器。
因为大规模集成路其规模变得较大，由于时钟信号的分布，延时时间增加，并且分频时钟信号及选通时钟信号的使用而引起在电路的端部时钟信号的定时产生偏差，即时钟时滞变大，可能使D触发器的保持时间不能满足要求并且发生误动作的概率上升。
例如，在0.7μm规格的CMOS电路中，时钟时滞的最大值要求大约是0.5nsec。在超过100000门的规模的电路，是不易满足这个要求的。
已经作出了种种努力，例如，通过调整时钟的互连关系来克服这一缺点和降低电路布线上的时钟滞后作用。提出这些建议的例如有下列文献Baifukaw的“超高速MOS器件”，pp.241-244，Ultrahigh Speed Digital Device Series2;Toshiba ULSI Institute的“减小时钟滞后的连接线方法”，Data Processing Society，43rd(1991)National Confavence(3R-8);Oki Electric USLI DevelopmentCenter的“时钟时滞控制布线方法”，Data Processing Society，43rd(1991)National Conference(3R-7);Mitsubishi Electric LSI Institute的“带有高性能时钟分配功能的0.8μmCMOSSOG”，Shingaku Technical Reports IDC 89-191;NEC ULSI System Development Institnte 的“展开式CAD时钟树型合成法”，NECTechnicalReports，Vol.45，No.8/1992。
然而，上述所推荐的电路，仍然有下面的缺点。
当希望重复使用每个部件的现有布线时，就必须改变时钟信号处理系统的缓冲结构及单元配置以平衡整个芯片，所以在很多情况下还得从头开始设计。
因此，当处理过程日益先进，而操作速度及门的数量日益增加时，使得该要求成为更加难于达到，最终很可能不能满足该要求。
此外，当采用了可能用于大尺寸的大规换集成电路中的分频时钟信号或选通时钟号时，还必须有其他的测量手段。
因此，为了从根本上克服这些缺点，大家所共知的设计技术是利用两相非重叠时钟信号及贯通式锁存器作为一种全用户设计方法，但是由于要求两个系统的时钟信号，及设计上其他方面的麻烦或实现最大工作速度的困难，事实上限制了它的应用。
如
图1所示，在设计中即使采用一个单相时钟信号及D触发器DFF1到DFF3…，也能获得类似的结果。INV1及INV2表示反相器，它包括一时钟输入部分，CIR表示安排在相邻D触发器DFF之间的组合电路。不过，在该结构中D触发器的数目最终是加倍的。
此外，如图2所示，如果使用由一单相时钟信号及D触发器DFF4和DFF5及由被插在D触发器DFF4的数据输出端Q与D触发器DFF3的数据输入端D之间的由INV3到INV6组成的延时门所组成的电路，或者产生这样一个延时门并把它接到D触发器DFF单元，则也是有效的。然而这种结构其门的数目或单元面积将大大增加。
随着LSI尺寸增加的另一个缺点是LSI的测试。在已知的各种方便的LSI测试方法之中，有在D触发器的每个输入端之前设置扫描方法的选择器来构成一扫描电路的扫描方法，还有以门阵列的方式使用点阵状的埋入测试电路的交义检测方法。然而，具有附加测试功能的这种简化的测试电路使得D触发器的区域大大增加。
本发明的目的是提供一种能够消除由于分布时钟信号的定时偏差引起的误动作的同步电路，只是稍为增加门的数目及稍为减小工作速度，并且该电路能方便地进行测试。
为了达到上面的目的，本发明提供了一个同步电路，该电路包括锁存电路，在时钟信号从第一电平变化到第二电平的时刻输入数据而在时钟信号从第二电平变化到第一电平的时刻输出数据。
锁存电路由第一动态型锁存电路及静态型锁存电路串联组成。
就是说，它包括第一动态型锁存电路，第二动态型锁存电路及静态型锁存电路。静态锁存电路插在第一动态锁存电路及第二动态锁存电路之间并且各电路互相串联。
这里还提供一个脉冲发生电路，用来产生其脉冲宽度被限制为预定持续时间的时钟信号，并将该时钟信号送到锁存电路。
例如，根据本发明，在脉冲发生电路，产生了其脉冲宽度被限制为预定持续时间的时钟信号，并将其输入到锁存电路。锁存电路在输入时钟信号的第一电平变化到第二电平的时刻输入数据，及在从第二电平变化到第一电平的时刻输出数据。结果，即使时钟时滞量相当于由脉冲发生电路产生的时钟信号的宽度，电路仍能正常工作。如果脉冲宽度比时钟时滞宽，同时比时钟周期时间足够的短，那么即使在扫描工作期间工作速度几乎没有降低，由于时钟时滞而发生的误动作也被消除。
动态型锁存电路的数据保持时间是由输入时钟信号的脉冲宽度决定的。
这里还进一步提供了测试信号输入单元用来把测试信号输入到第一动态锁存电路。例如在扫描路径测试模式期间，经过该测试信号输入单元，把扫描测试信号输入到第一动态型锁存电路。
这里也可以提供一个与静态型锁存电路并联的第三动态型锁存电路，它被连接到第一动态型锁存电路的输出。在设有第三动态型锁存电路的电路中，当在扫描状态时，从第三动态型锁存电路获得扫描输出。
更可取的是静态型锁存电路备有一清除信号输入端，通过输入的清除信号清除保留的数据。即使清除信号被输入，从第三动态锁存电路仍能获得扫描输出，这样，即使输入了清除信号，不会影响扫描工作。
更可取的是，这里进一步提供了一选择电路，用来根据输入的控制信号把先前的扫描数据安放到第一动态型锁存电路的动态节点。在带有选择电路的电路中还设有所谓边缘扫描单元。
用于进行交叉检测的电路，可以被连接到第一动态型锁存电路。用于进行交叉检测的电路也可替换地连接到第二动态型锁存电路。通过将用于进行交叉检测的电路连接到第一和第二动态锁存电路的输出侧来实现延迟测试。
进行交叉检测的电路可以包括连接在动态型锁存电路的动态保持节点与判定线之间的晶体管，而它的控制极连接到检测线。根据被连接到该点的传输门的检测线的电平来写入判定线值，以便完成被连接到第一动态型锁存电路的交叉检测。
通过下面对最佳实施例的说明并参考附图，本发明的这些及其他特征和目的将更为明显，其中图1是相关技术同步电路的构成例图;
图2是另一个相关技术同步电路的构成另一例图;
图3是按照本发明同步电路的第一实施例的电路图;
图4是按照本发明，脉冲发生电路的构成一例的电路图;
图5A到5K是图3及图4各部分工作的定时图;
图6是许多同步电路及一脉冲发生电路组合结构一例的方框图;
图7是根据本发明，脉冲发生电路的构成的另一例的电路图;
图8是根据本发明，同步电路第二个实施例的电路图;
图9是根据本发明，同步电路第三个实施例的电路图;
图10是根据本发明，同步电路第四个实施例的电路图;
图11是根据本发明，同步电路第五个实施例的电路图;
图12是根据本发明，同步电路第六个实施例的电路图;
图13是根据本发明，同步电路第七个实施例的电路图;
图14A到14F是在普通模式时用来解释图13电路的工作定时图;
图15A到15G是在扫描模式时，用来解释图13电路的工作定时图;
图16是根据本发明，同步电路第八个实施例的电路图;
图17是根据本发明，同步电路第九个实施例的电路图;
图18是根据本发明，同步电路第十个实施例的电路图;
图19是根据本发明，同步电路第11个实施例的电路图;
图20A到20E是在普通模式时，用来解释图19电路的工作定时图;
图21A到21E是在扫描模式时，用来解释图19电路的工作定时图;
图22是根据本发明，同步电路第12个实施例的电路图;
图23是根据本发明，同步电路第13个实施例的电路图;
图24是在正常、采样、移位及更新模式时图23电路时钟位置状态图;
图25是根据本发明，同步电路第14个实施例的电路图;
图26A到图26H是用来解释图25电路工作的定时图;
图27是根据本发明，同步电路第15个实施例的电路图;
图28A到图28E是在普通模式时，用来解释图27电路工作的定时图;
图29A到图29E是在写模式时，用来解释图27电路工作的定时图;
图30是根据本发明，同步电路第16个实施例的电路图;
图31A到图31G是在普通模式时，用来解释图30电路工作的定时图;
图32A到图32G是在延迟测试模式时，用来稀释图30电路工作的定时图;
图33是根据本发明，同步电路第17个实施例的电路图;
参考附图，现在将进一步详细解释本发明的优选实施例。
图3是根据本发明，同步电路的第一个实施例的电路图，图4是根据本发明，脉冲发生电路的构成例子的电路图，及图5A到5K是图3及图4各部分工作的定时图。
如图所示，DSD表示同步电路，DL1为第一动态型贯通锁存电路，SL1为静态型贯通锁存电路，DL2为第二动态型贯通锁存电路，CLKIN为时钟输入电路，及PG为图2所示的脉冲发生电路。
同步电路DSD由第一动态型贯通锁存电路DL1及第二动态型贯通锁存电路DL2组成，在他们之间插入静态型贯通锁存电路SL1，所有这些电路均串联联结。同步电路DSD在由脉冲发生电路PG(如图4所示)产生的时钟信号CKP上升沿的时刻完成数据采样而在时钟信号CKP下降沿的时刻完成数据输出，该时钟信号被输入到时钟输入电路CLKIN。
第一动态型贯通锁存电路DL1由传输门TEDL11及反相器INVDLL11组成。
传输的TFDL11由PMOS晶体管PTDL11及NMOS晶体管NTDL11组成，而他们的源极和漏极互相连接在一起，形成两个输入/输出端。一个输/输出端连接到数据输入端D，其他的输入/出端连接到反相器INVDL11的输入端作为节点N1。
静态型贯通锁存电路SL1由传输门TFSL11，TFSL12，及串联联接的反相器INVSL11，INVSL12所组成。
传输门TFSL11由PMOS晶体管PTSL11及NMOS晶体管NTSL11所组成，他们的源极和漏极互相连接在一起，形成两个输入/输出端。一个输入/输出端连接到第一动态型贯通锁存电路DL1的反相器INVDL11的输出，形成节点N2。另一个输入/输出端连接到反相器INVSL11的输入端及传输门TFSL12的一个输入/输出端。连接点形成节点N3。
传输门TFSL12由PMOS晶体管PTSL12及NMOS晶体管NTSL12组成，他们的源极和漏极连接在一起形成两个输入/输出端。一个输入/输出端连接到节点N3，另一个输入/输出端连接到反相器TNVSL12的输出。该连接点形成N5。
因此，反相器TNVSL11的输出端形成节点N4，而节点N4则连接到反相器TNVSL12的输入端。
第二动态型贯通锁存电路DL2由传输门TEDL21及反相器INVDL21组成。
传输门TFDL21由PMOS晶体管PTDL21及NMOS晶体管NTDL21组成，他们的源极及漏极彼此连接在一起，形成两个输入/输出端。一个输入/输出端连接到节点N5即，静态型贯通锁存电路SL1的输出端，而另一个输入/输出端则连接到反相器INVDL21的输出端形成节点N6。
反相器INVDL21的输出被连接到数据输出端Q。
时钟输入电路CLKIN由反相器INVIN11及INNIN12串联组成。
反相器INVIN11的输入连接到时钟输入端CK。反相器INVIN12的输出连接到第一动态型贯通锁存电路DL1的传输门TFDL11的PMOS晶体管PTDL11的控制极，连接到静态型贯通锁存器SL1的传输门TFSL11的NMOS晶体管NTSL11的控制极，还连接到传输门TFSL12的PMOS晶体管PTSL12的控制极及连接到第二动态型贯通锁存电路DL2传输门TFDL21的PMOS晶体管PTDL21的控制极。
而且，反相器INVIN11的输出及反相器INVIN12的输入节点被连接到第一动态型贯通锁存电路DL1的传输门TFDL11的NMOS晶体管NTDL11的控制极，连接到静态型贯通锁存电路SL1的传输门TFSL11的PMOS晶体管的控制极，连接到传输门TFSL12的NMOS晶体管NTSL12的控制极，及连接到第二动态型贯通锁存电路DL2的传输门TFDL21的NMOS晶体管NTDL21的控制极。
如图4所示，脉冲发生电路PG由二输入端NAND电路NANDPG1，反相器INVPG1及脉冲宽度调整缓冲器组BFG所组成，例如，产生一被限制到5nsec脉冲宽度的时钟脉冲信号CKP。也就是说，它与输入时钟信号CLK的上升沿同步地输出脉冲信号CKP，该脉冲信号CKP的宽度符合补偿时钟时滞的要求。
NAND电路NANDPG1的一个输入连接到有预定周期的时钟信号CLK的输入线，而另一个输入连接到脉冲宽度调整缓冲器组BFG的输出信号NO的输出线。
脉冲宽度调整缓冲器组BFG包括反相器INVBFG1(时钟信号CLK输入到该反相器)，还包括许多缓冲器BF，它们串联在一起然后，连接到反相器INVBFG1的输出侧，缓冲器组的输出连接到NAND(与非门)电路NANDPG1，该信号NO用来调整时钟信号CLK脉冲宽度。
NAND电路NANDPG1的输出连接到反相器INVPG1的输入。NAND电路NANDPG1对时钟信号CLK及信号NO实现“与非”(NAND)，并输出该结果到反相器INVPG1。
反相器INVPG1的输出连接到同步电路DSD的时钟输入端CK，并输出脉冲宽度被限制到例如5nsec的时钟脉信号CKP，如图5C所示。
下面，参考图5A到5K的定时图将解释上面结构的工作情况。
首先，在脉冲发生电路PG中，时钟信号CLK与脉冲宽度调整缓冲器组BFG输出信号NO的NAND是由NAND电路NANDPG1实现的，其输出结果被输入到反相器INVPG1。该信号是被调整了时间宽度的时钟脉冲信号例如5nsec，这是为补偿时钟时滞所必须的脉冲宽度。
从脉冲发生电路PG输出的时钟脉冲信号CKP被输入到同步电路DSD的时钟输入端CK及时钟输入单元CLKIN。
在时钟输入电路CLKIN中，在时钟脉冲CKP的上升沿时刻，反相器INVIN11的输出侧边是低电平而反相器INVIN12的输出侧为高电平。
因此，被连接反相器INVIN11输出端的第一动态型贯通锁存电路DL1的传输门TFDL11的NMOS晶体管NTDL11，及静态型贯通锁存电路SL1的传输门TFSL12的NMOS晶体管NTSL12及第二动态型贯通锁存电路DL2的传输门TFSL21的NMOS晶体管NTDL21均呈截止状态，而静态型贯通锁存电路SL1的传输门TFSL11的PMOS晶体管PTSL11则呈导通状态。
同样，被连接到反相器INVIN12输出端的第一动态型贯通锁存电路DL1的传输门TFDL11的PMOS晶体管PTDL11及静态型贯通锁存电路SL1的传输门TFSL12的PMOS晶体管PTSL12及第二动态型贯通锁存电路DL2的传输门TFDL21的PMOS晶体管PFDL21均呈截止状态，而静态型贯通锁存电路SL1的传输门TFSL11的NMOS晶体管NTSL11则呈导通状态。
那就是说，传输门TFDL11，TFSL12及TFDL21为不导通状态，而传输门TFSL11为导通状态。
结果，在图5E的例子中，第一动态型贯通锁存电路DL1的节点N1保持在高电平，而节点N2保持在低电平。
这时，因为第二静态型贯通锁存电路SL1的传输门TFSL11是在导通状通状态，所以节点N3是低电平，节点N4是高电平，节点N5是低电平。
而且，由于第二动态型贯通锁存电路DL2的传输门TFDL21是在不导通状态，所以节点N6是保持高电平。
因此，输出端Q的电平是低电平。
接着，在5nsec以后，当时钟脉冲信号CKP下降的时刻，时钟输入电路CLKIN的反相器INVIN11的输出端为高电平，而反相器INVIN12的输出为低电平。
结果，传输门TFDL11，TFSL12及TFDL21被转换到导通状态，而传输门TFSL11被转换到不导通状态。
与此同时，节点N5的低电平通过传输门TFDL21传送到节点N6，而输出端Q通过反相器INVDL21转换到高电平。
由此可见，在时钟脉冲信号CKP的上升沿，同步电路DSD进行数据采样，而在下降沿进行数据输出。
结果，即使时钟时滞量等于脉冲发生电路PG所产生的时钟脉冲信号CKP的脉冲宽度，该电路仍能正常工作。
如上所述，根据这个实施例，其设备由第一动态型贯通锁存电路DL1及第二动态型贯通锁存电路DL2及在他们之间串联按放一静态型贯通锁存电路SL1所构成，在这里，由连接到时钟输入电路CLKIN的脉冲发生电路PG产生的时钟信号CKP上升沿同步而进行数据采样，由下降沿同步而进行数据输出。只要使由脉冲发生电路所产生的时钟脉冲宽度比时钟时滞大，就可能避免由于时钟配置定时上的偏差而造成的时间时滞以致使SLI产生的误动作。
因此，时钟配置的布线就比较容易了此外，由于三个锁存电路中的两个电路结构是动态型的，所以只要通过与惯用的静态型D触发器大约相同数目的门就能实现该电路。
因此，尽管使用了一些动态锁存器，但由于共用了一个脉冲发生电路，因此对基本时钟的最小频率没有限制。
因此，当不使用脉冲发生电路时，LSI的最大工作速度是1/2，所以在使用脉冲发生电路的情况下，其速度的减小被保持在输出脉冲宽度/时钟周期时间之比，例如当时钟时滞是5nsec而时钟频率是20MHZ时，最大工作频率的减小只有百分之十。
因此，要改变采用惯用的D触发器的设计是容易的，混合设计是可能的，并且定时检验也是容易的。
注意，在这个实施例中，在时钟脉冲信号CKP的上升沿采样数据，在下降沿输出数据，但是，当然也有可能设计成在时钟信号CKP的下降沿采样数据而在上升沿输出数据那样的方案。也能获得上述类似的效果。
在这个实施例中，在两个动态型锁存电路之间插进一个静态型锁存电路就构成一单一的存贮单元，但是在SLI中，在那些没有必要采取措施来对抗时钟时滞的部分，也可以由一个单一的动态型锁存电路和一个单一的静态型锁存电路构成存贮单元。在这种情况下，就具备了减少门的数目的优点。
因此，在这个实施例中，使用了包括静态型锁存电路的电路结构，但是如果在动态型锁存器的数据保持时间之内基本时钟信号总是能保持同步，那么也有可能实现完全由动态型锁存电路组成的电路。在这种情况中，也可能减少门的数目。
图6是许多同步电路及一脉冲发生电路组合结构一例的方框图。在这个例子中，同步电路DSD及脉冲发生电路通过他们的符号表示在图中。
如图6所示，例如，用于输入到同步电路DSD时钟输入端CK的时钟脉冲信号CKPn(这里，n＝1，2…，n)是根据需要在脉冲发生电路PG的输出侧插入时钟缓冲器BFCK而产生的。
接着在图6中CIR表示没有数据存贮功能的组合电路，DIN表示输入数据，而Dout表示输出数据。
在这种情况下，由脉冲发生电路PG产生的时钟脉冲CKPn的脉冲宽度是用来决定动态型锁存电路的数据保持时间的脉冲宽度。它比到达多个并联存贮单元的时钟脉冲信号的时间差要大，并且符合能使动态型锁存电路的数据保持得到保证的时间宽度。
在图3的同步电路DSD情况中，其保持时间将参照图6加以考虑。
提一下，现在以第一级同步电路DSD的输出Q1通过组合电路CIR输入到第二级同步电路DSD的输入端D2的情况作一个例子加以解释。假设，从脉冲发生电路PG的时钟信号CKP1到第一级同步电路DSD的时钟输入端CK的延迟时间d1为2nsec，从脉冲发生电路PG的时钟信号CKP2到第二级同步电路DSD的时钟输入端CK的延迟时间d2为4nsec，而脉冲发生电路PG的输出脉冲宽度PW为5nsec。假定，从施加到第一同步电路DSD的时钟输入端CK的时钟信号CKP1的下降沿到当输出端Q的信号改变及这个信号通过组合电路CIR到达第二级DSD的输入端D2的时刻，其延迟时间d3为2nsec，而第二级同步电路DSD的保持时间HT为0.5nsec。
这时，保持时间HTS的余量如下HTS＝d1-d2+d3-HT+PW＝4.5nsec这就意味本发明的同步电路将能避免上面所讨论的误动作。
因此，在使用如图1及图2的D触发器的情况下，保持时间的余量HTSC的减小量约为PW，因而该余量如下HTSC＝HTS-PW＝-0.5nsec因此，在使用图1及图2的情况下就会发生错误。
图7是根据本发明，一脉冲发生电路结构的另一个例子(改进型)的电路图。该脉冲发生电路PGa表示使用高速时钟情况的一例。
该脉冲发生电路PGa由D触发器DFFPG1及DFFPG2串联组成，他们具有相同的接收时钟输入端用作输入例如100MHZ的高速时钟HCLK。输入数据被输入到第一级触发器DFFPG1，DFFPG的Q-输出及第二级触发器DFFPG2的Q-输出通过反相器INVPG2后一起送到NAND电路NANDPG2进行NAND。其结果通过反相器INVPG3后输出。脉冲发生电路PGa输出的时钟脉冲信号CKP被输入到同步电路DSD的时钟输入端，如图3所示。
图8是根据本发明同步电路第二实施例的电路图。
这个实施例与第一个实施例之间的不同点是附加了清除功能。
具体地说，提供一个二输入端NAND电路NANDSL12来代替在图3的静态型贯通锁存电路SL1中的反相器INVSL12。二输入端NANA电路NANDSL12的一个输入连接到反相器INVSL11的输出，而另一个输入连接到清除信号CLR的清除输入端CL。
一收到清除信号CLR1，图8的同步电路即被清零，也就是被复位。
结构的其余部分与上述的第一实施例相同。也能获得与第一实施例的类似效果。
图9是根据本发明，同步电路的第三实施的电路图。
这个实施例与第一实施例之间的不同点是附加了预置功能。
具体地说，提供一个二输入端NAND电路NANDSL11来代替在图3中的静态型贯通锁存电路SL1中的反相器INVSL11，二输入端NANA电路NANDDL11的一个输入接到传输门TFSL11的输出，而另一输入连接到预置信号PRE的预置信号输入端PR。
一收到预置信号PRE，图9的同步电路就被预置。
结构的其余部分与上述第一实施例相同。也能获得与第一实施例的类似效果。
图10是根据本发明，同步电路第四个实施例的电路图。
这个实施例与第一实施例的不同点是附加了清除和预置功能。因此，图10的同步电路有一个图8和图9的同步电路的组合电路结构。
具体地说，提供一个二输入NAND电路NANDSL11来代替图3的静态型贯通锁存电路SL1中的反相器INVSL11。二输入端NAND电路NANDSL11的一个输入连接到传输门TFS11的输出，而另一个输入被连接到预置信号的输入端PR。同样，提供一个二输入端NAND电路NANDSL12来代替反相器INVSL12。二输入端NAND电路NANDSL12的一个输入被连接到二输入端NAND电路NANDDSL11的输出，而另一个输入连接到清除信号的输入端CL。
结构的其余部分与上述第一实施例相同。也能获得与第一实施例的类似效果。
图11是根据本发明，同步电路第五个实施例的电路图。
在这个实施例中，第一和第二动态型贯通锁存电路及静态型贯通锁存电路是与第一实施例不相同的结构。
具体地说，第一动态型贯通锁存电路DL1a由一个称之为时钟触发反相器组成，该反相器由NMOS晶体管PTDL11和PTSL12及NMOS晶体管NTDL11和NTDL12串联组成，连接在供电电压Vcc的电源线与地之间。
PMOS晶体管PTDL11的控制极与NMOS晶体管NTDL12的控制极被连接到数据输入端D，PMOS晶体管PTDL12的控制极连接到反相器INVIN12的输出，而NMOS晶体管NTDL11的控制极连接到反相器INVIN11的输出。
静态型贯通锁存电路SL1a由二输入端AND电路ANDSL11及ANDSL12，NOR电路NORSL11及反相器INVSL13组成。
AND电路ANDSL11的一个输入连接到第一动态型贯通存电路DL1a的PMOS晶体管PTDL12及NMOS晶体管NTDL11的节点，而另一个输入连接到PMOS晶体管PTDL12的控制极与反相器INVIN12输出之间的节点。该输出被连接到NOR电路NORSL11的一个输入。
AND电路ANDSL12的一输入被连接到第一动态型贯通锁存电路DL1a的NMOS晶体管NTDL11的控制极与反相器INVIN11的输出之间的节点，而另一个输入被连接到反相器INVSL13的输出，该输出连接到NOR电路NORSL11的另一个输入。
NOR电路NORSL11的输出被连接到反相器INVSL13的输入。
第二动态型贯通锁存电路DL2a由时钟触发反相器组成，该反相器包括PMOS晶体管PTDL21和PTDL22及NMOS晶体管NTDL21和NTDL22他们串联连接然后被连接到供电电压Vcc的电源线与地及反相器INVDL21之间。
PMOS晶体管PTDL21的控制极及NMOS晶体管NTDL22的控制极被连接到静态型贯通锁存电路SL1a的NOR电路NORSL11的输出，PMOS晶体管PTDL22的控制极连接到反相器INVIN12输出及PMOS晶体管PTDL12控制极的连结点，NMOS晶体管NTIN21的控制极连接到反相器INVIN11输出及NMOS晶体管NTDL11的控制极的连结点。
PMOS晶体管PTDL22与NMOS晶体管NTDL21的节点被连接到反相器INVDL21的输入而反相器INVDL21的输出被连接到数据输出端Q。
在这样的结构中，也能获得如上所述的与第一实施例类似的作用及效果。
图12是根据本发明，同步电路的第六个实施例的电路图。
在这个实施例中，静态型贯通锁存电路的结构与第一实施例的静态型贯通锁存电路不同。
具体地说，静态型贯通锁存电路SL1b由二输入端AND电路ANDSL11与ANDSL12及二输入端NOR电路NORSL11与NORSL12组成。
AND电路ANDSL11的一个输入连接到传输门TFDL11的另一个输入/输出端，而另一个输入连接到反相器INVIN12的输出。该输出连接到NOR电路NORSL11的其中一个输入端。
AND电路ANDSL12的其中一个输入端连接到反相器INVDL11的输出，而另一个输入连接到反相器INVIN12的输出。该输出连接到NOR电路NORSL12的输入端中的一输入端。
NOR电路NORSL11的另一个输入连接到NOR电路NORSL12的输出，而NOR电路NORSL12的另一个输入连接到NOR电路NORSL11的输出。NOR电路NORSL12的另一个输入与NOR电路NORSL11的输出之间的节点连接到传输门TFDL21的输入/输出端子中的一个。
在这种电路结构中也能获得与如上所述第一实施例的类似作用及效果。
图13是根据发明，同步电路第七个实施例的电路图。
这个实施例与第一实施例的不同点是具有扫描功能，这是通过增加一个，与第一动态型贯通锁存电路DL1并联的扫描测试信号输入电路TSTIN而实现的。
该扫描测试信号输入电路TSTIN由传输门TFSC11及反相器INVSC11，INVSC12组成。
为了具体的连接，这里提供了一个用来输入扫描数据SC的传输门TFSC11，把它与第一动态型贯通锁存电路DL1的传输门TFDL11并联。传输门TFSC11的一个输入/输出端连接到传输门TFDL11的另一个输入/输出端N1。
传输门TFSC11的PMOS晶体管PTSC11与NMOS晶体管NTSC11它们的源极与漏极连接在一起。如上所述，一个输入/输出端连接到传输门TFDL11的另一个输入/输出端N1，而另一个输入/输出端连接到扫描数据SC的输入端SCI。
此外，提供了串联联接的反相器INVSC11及INVSC12，它们以互补电平将控制扫描时钟信号SCK输入到传输门TFSC11的PMOS晶体管PTSC11及NMOS晶体管NTSC11的控制极。
更具体地说，反相器INVSC11的输入连接到扫描时钟信号SCK的输入端SCKI，反相器INVSC11的输出和反相器INVSC12的输入的连结点则连接到传输门TFSC11的NMOS晶体管NTSC11的控制极，反相器INVSC12的输出连接到PMOS晶体管PTSC11的控制极。
这个带有扫描功能的同步电路DSDSC的工作模式有普通模式及扫描模式。
图14A到14F是普通模式的定时图，而图15A到15G是扫描模式的定时图。
如图14C所示，在普通的模式中，控制扫描时钟信号SCK被固定在高电平，而传输门TFSC11保持在不导通状态。因此，带有扫描功能的同步电路DSDSC其进行工作的情况与图3的同步电路DSD相类似。
与此相反，在扫描模式下，时钟脉冲信号CKP被设置到高电平，然后，控制扫描时钟信号SCK从高电平转换到低电平。在这个状态下，从输入端SCI送出扫描数据SC。
然而，扫描数据SC并不输出到Q-输出。所以即使在扫描工作期间也不产生时钟时滞。
接着，控制扫描时钟信号SCK从低电平变到高电平，然后脉冲信号CKP由高电平变到低电平，而扫描数据被传送到Q-输出。
这样就完成了一个扫描(位移)工作。
正如上面所解释的，根据本发明，也能获得与如上所述的第一实施例相类似的作用和效果，当然，只要附加不多的电路，就能实现扫描功能，其工作速度几乎没有降低，即使在扫描工作时，也能防止时钟时滞的产生。
图16是根据本发明，同步电路第八个实施例的电路图。
这个实施例与第七个实施例的不同点是用于扫描工作的传输门TFSC11仅仅由PMOS晶体管PTSC11组成。因此也不需要提供控制扫描时钟信号SCK输入的反相器INVSC11及INVSC12。
在这个电路结构中，在扫描工作期间将产生漏电流，但是这是可接受的，因为，事实上只有在进行产品验收时才进行扫描工作。此外省去了用于扫描时钟信号SCK的缓冲器，所以，出现不太尖锐的扫描信号SCK，但是，如上所述，只要同步电路结构本身不致使产生时钟时滞，由于同样的原因，也就不产生误动作。
应该指出，用于扫描的传输门TFSC11能起到如同仅由NMOS晶体管NTSC11组成传输门相类似的作用及效果，但要使用与第七个实施例相反电平的控制扫描时钟信号SCK。
图17是根据本发明，同步电路第九个实施例的电路图。
这个实施例与上述第七个实施例的不同点是提供了扫描输出SCO，它与Q-输出并联。
结构的其余部分与第七实施例的相似。
通过这样的结构也能获得与如上所述第七个实施例相类似的效果，当然，这里的Q-输出不受扫描路径互相交连的影响，所以能实现高速系统工作。
图18是根据本发明，同步电路第十个实施例的电路图。
这个实施例与第七个实施例的不同点是静态型贯通锁存电路SL1的传输门TFSL12的另一个输入/输出端实际上是被连接到反相器INVSL13的输入，反相器INVSL13的输出就是Q-输出，而第二动态型贯通锁存电路DL2的输出是扫描输出SCO。在这种结构的同步电路中，在普通模式时，就Q-输出而论，门的数目是减少了，但未采取反时钟时滞的措施。与此相反，在扫描模式时，才对扫描输出SCO采取反时钟时滞的措施。
图19是根据本发明，同步电路第11个实施例的电路图。
这个实施例与第七个实施例的不同点是第三动态型贯通锁存电路DL3事实上连接到反相器INVDL11的输出侧N2节点，并与静态型贯通锁存电路SL1并联，即就是连接到第一动态型贯通锁存电路DL1的输出。
第三动态型贯通锁存电路由传输门TFDL31和反相器INVDL31组成。
传输门TFDL31由PMOS晶体管PTDL31及NMOS晶体管NTDL31组成，它们的源极和漏极连接在一起。如上面所解释的，一个输入/输出端连接到N2节点，另一个输入/输出端连接反相器INVDL31的输入。
传输门TFDL31的NMOS晶体管NTDL31和PMOS晶体管PTDL31的控制极连接到反相器INVSC12的输出及反相器INVSC11的输出与反相器INVSC12的输入的节点。反相器INVSC12的输出连接到PMOS晶体管PTSC11的控制极。
带有扫描功能的这个同步电路DSDSC的工作模式其普通模式及扫描模式与第七实施例相似。
图20A到20E是普通模式的定时图，而图21A到21E是扫描模式的定时图。
在普通模式中，控制扫描时钟信号信号SCK被固定在高电平，传输门TFSC11在不导通状态，传输门TFDL31为导通状态。因此，在具有扫描功能的同步电路DSDSC中，能完成与图3所示的同步电路DSD相类似的工作。
与此相反，在扫描模式下，时钟脉冲信号CKP被置于高电平，然后，控制扫描时钟信号SCK由高电平变到低电平。结果D-输入与触发器部分隔离，而Q-输出端继续保持其输出值。
这里，通过转换高电平的扫描时钟信号SCK，把输入端SCI的扫描数据SC移到第三动态型贯通锁存电路DL3的输出端SOI。
接着，在扫描时钟信号SCK高电平的情况下，时钟脉冲信号CKP转到低电平，扫描模式转到普通模式。这时，第一次Q-输出改变到刚才从输入端SCI输入的值。
如上所述，根据本发明，扫描工作能被实现，使其输出Q保持不变。由于这点，它就具备了在各触发器之间比较容易地进行延迟测试的优点。
图22是根据本发明，同步电路第12个实施例的电路图。
这个实施例与第11个实施例的不同点是附加了清除功能。
具体地说，与第二实施例中的方法相同，在静态型贯通锁存电路SL1中不用反相器INVSL12而是采用二输入端NAND电路NANDSL12。二输入端NANA电路NANDSL12的一个输入连接到反相器INVSL11的输出，而另一个输入连接到清除信号的输入端CL。
结构的其余部分与上述第11实施例相同。
根据本发明，即使清除信号采用早先的方法输入，扫描工作也将不起作用。因此，不需要去控制该扫描信号，所以，在逻辑设计方面没有限制，不增加面积，即不会因为一个控制电路而造成速度的降低。
图23是根据本发明，同步电路第13个实施例的电路图。
这个实施例与上述的第11个实施例的不同点是提供一个选择电路SEL1，该电路根据输入的信号NP选择并输出第二动态型贯通锁存器DL2的输入数据及输出数据(即，触发器的输出)中的一个，因此，所谓的边缘扫描单元被建立了。
选择电路SEL1由传输门TFST11，TFST12及反相器INVST11，INVST12组成。
具体的连接如下传输门TFST11的一个输入/输出端连接到数据输入端D，而传输门TFST11的另一个输入/输出端连接到第二动态型贯通锁存电路DL2的输出。
转输门TFST11由PMOS晶体管PTST11及NMOS晶体管NTST11组成，他们的源极及漏极连接在一起。PMOS晶体管PTST11的控制极连接到反相器INVST12的输出，而NMOS晶体管NTST11的控制极连接到反相器INVST11输出与反相器INVST12输入的连结点。
同样，传输门TFST12由PMOS晶体管PTST12与NMOS晶体管NTST12组成，它们的源极及漏极连接在一起。PMOS晶体管PTST12的控制极连接到反相器INVST11的输出与反相器INVST12输入的连结点，NMOS晶体管NTST12的控制极连接到反相器INVST12输出。
反相器INVST11的输入连接到控制时钟信号NP的输入线。
如图24所示，作为带有扫描功能的同步电路的工作模式，有普通模式，采样模式，移位模式，及更新模式。
在普通模式中，输入端的输入数据是通过选择电路SEL1的传输门TFST11输出。
在采样模式中，进行输入数据的锁存工作。
在移位模式中，输入端SCI的扫描数据SC被移位到第三动态型贯通锁存电路DL3的输出端SOI。
在更新模式中，当通过选择电路SEL1的传输门TFST12完成移位时，就把移位到的值输出到输出端DO。
根据这个实施例，就有可能使用比过去较少的数目的晶体管来实现边缘扫描功能。
图25是根据本发明，同步电路第14实施例的电路图。
这个实施例与第13个实施例的不同点是在第二动态型贯通锁存电路DL2的输出与选择电路SEL1之间提供一个第二静态型贯通锁存电路SL2以构成边缘扫描单元，该边缘扫描单元根据输入的控制信号NP，选择并输出第二静态型贯通锁存电路SL2的输入数据和输出数据中的一个。此外，在第二动态型贯通锁存电路DL2的输出提供了一个扫描输出SCO。
应该指出，与静态型贯通锁存电路SL1一样，第二静态型贯通锁存电路SL2由传输门TFSL21，TFSL22及以串联连接的反相器INVSL21，INVSL22，INVSL23及INVSL24组成。
具体连接如下传输门TFSL21的一个输入/输出端连接到第二动态型贯通锁存电路DL2的输出，而另一个输入/输出端连接到反相器INVSL21的输入及传输门TFSL22的一个输入/输出端。传输门TFSL22的另一个输入/输出端与反相器INVSL22输出的连结点连接到选择电路SEL1的传输门TFST12的一个输入/输出端。
传输门TFSL21的PMOS晶体管PTSL21的控制极和传输门TFSL22的NMOS晶体管NTSL22的控制极连接到反相器INVSL23输出及反相器INVSL21输入的连结点。此外，传输门TFSL21的NMOS晶体管NTSL21的控制极与传输门TFSL22的PMOS晶体管PTSL22的控制极连接到反相器INVSL24输出。
此外，反相器INVSL23的输入连接到控制信号UPD的输入线。
如图23所示带有扫描功能的同步电路DSDSC的工作模式有普通模式，采样模式，移位模式及更新模式。图26A到26H是图25电路的工作定时图。
例如在普通模式中，当信号CKP，SCKI，UPD，及NP是低电平时，到达输入端D的输入数据照现在这样通过选择电路SEL1的传输门TFSL11而输出。
在采样模式中，时钟信号CK在预定时间内保持在高电平，然后进行输入数据的锁存工作。
在移位模式中，时钟信号CKP在预定时间内保持在高电平，同时SCKI在预定时间内保持在高电平，输入端SCI上输入的扫描数据SC移位到静态型贯通锁存电路SL1。
在更新模式中，当时钟信号在低电平时，控制信号UPD置于到高电平，扫描数据输出SCO从第二动态型贯通锁存电路DL2输出并且移位数据锁存在第二静态型贯通锁存电路SL2。
下面，接制信号NP被置于高电平，而被锁存在第二静态型贯通锁存电路SL2的数据通过选择电路SEL1的传输门TFST12输出到输出端DO。
根据这个实施例，它是可以高可靠性地实现边缘扫描测试。
图27是根据发明，同步电路第15个实施例的电路图。
这个实施例与第一个实施例的不同点是附加了一个所谓的基于栅极的交叉检测结构的写功能。
更具体地说，在第一动态型贯通锁存电路DL1的传输门TFDL11的另一个输入/输出端N1处连接着由PMOS晶体管PTCR11构成的测试点TSPCR11，该测试点由交叉检测点阵结构的检测线Pm及判定线Si的交会组成。
该测试点TSPCR11是被埋入交叉-检测结构IC之下，而并不增加电路面积。因为，该测试点TSPCR11由一只小晶体管构成，所以对同步电路的工作速度几乎没有影响。
带有写功能的同步电路DSDWR的工作模式，有普通模式和写模式。
图28A到28E是普通模式的定时图，而图29A到29E是写模式的定时图。
在普通模式中，检测线Pm上的信号固定在高电平。因此，在带有写功能的同步电路DSDWR中，进行着与图3同步电路DSD相类似的工作。这时，如上所述，由小晶体管构成的测试点TSPCR12对同步电路的工作速度几乎是有影响的。
与此相反，在写模式中，时钟脉冲信号CKP被置于高电平，那么检测线Pm上的信号由高电平变到低电平。在这种情况下，判定线Si的值被写入触发器。然而，判定线Si的值不输出到Q-输出。
下一步，检测线Pm上的信号从低电平变到高电平，时钟脉冲信号CKP从高电平变到低电平，而判定线Si的值送到Q-输出。
这样，就结束了一系列写工作步骤。
如上所解释，根据这个实施例，当然就能获得与第一实施测相类似的动作及效果，正因为仅附加了一个测试点，所以没有增加面积，并几乎没有降低工作速度。
因此，因为只通过一时钟及检测线就实现了写模式，所以，写控制具备了简单的优点。
图30是根本发明，同步电路第16个实施例的电路图。
这个实施例与上述第15个实施例的不同点是附加了所谓的基于栅极的交叉检测结构的延迟测试功能。
具体地说，除了图27的结构以外，还有在第二动态型贯通锁存电路DL2的传输门TFDL21的另一个输入/输出端N6连接着由PMOS晶体管PTSR12组成的测试点TSPCR12，该测试点由交叉检测点阵结构的检测线Ps及判定线Sj的交会组成。
这个测试点也被埋入交叉-检测结构的IC中而不增加面积。
因为该测试点TSPCR12由一小晶体管构成，所以对同步电路的工作速度几乎没有影响。
带有写功能的同步电路DSDWR的工作模式有普通模式及延迟测试模式。
图31A到31G是普通模式的定时图，而图32A到32G是延迟测试模式的定时图。
在普通模式中，在检测线Pm及Ps上的信号被固定在高电平。所以在带有写功能的同步电路DSDWR中，进行着与图3的同步电路DSD相类似的工作。这时，如上所述，由小晶体管构成的测试点TSPCR12对同步电路的工作速度几乎是有影响的。
在写模式中，将时钟脉冲信号CKP置于高电平，那么在检测线Pm及Ps上的信号，从高电平变到低电平。在这种状态下，判定线Si的值被写入同步电路，并将判定线Sj上相反的值写入Q-输出。
值得注意，为了进行延迟测试在Si线上的信号必须等于Sj线上的信号，否则Q-输出的信号将不变化。
下面，检测线Pm与Ps上的信号从低电平变到高电平，而时钟脉冲信号CKP由高电平变为低电平。因为这样，它可能使Q-输出信号产生变化。
此外，在一个合适而允许的延迟时间tALW消逝以后，时钟脉冲信号再次由低电平变为高电平。与此同时，可在后面的触发器获得的值被送到D-输入端。然后，该值从到交叉检测结构的测试点读出到外面去，而该结果称为延迟时间。
如上所述，按照这个实施例，能获得与第一实施例相类似的作用和效果，也正因为仅附加了一个测试点，所以没有增加面积，工作速度几乎没有降低。
值得注意，在这个实施例中，使用了由PMOS晶体管组成的测试点，但是，即使使用由NMOS晶体管组成的测试点也可以获得类似的作用和效果。
因33是根据本发明，同步电路第17个实施例的电路图。
这个实施例与上述的第16个实施例的不同点是已经被去消的判定线Sj及两个测试点TSPSC11，TSPSC12连接到同样的判定线Sj。
这是因为，为了执行延迟测试而去改变Q-输出，就要满足Si等于Sj。
在这种结构中，也能获得与上述第16个实施例相类似的效果。
值得注意，在这个实施例中，测试点由PMOS晶体管组成，但是，即使测试点由NMOS晶体管组成，也可以获得类似的作用和效果。
如上所述，根据本发明，是可能避免由于定时时钟分布的定时偏差而产生的时钟时滞，以致使LSI产生误动作。
因此，这时，时钟配置的布局就容易了。
所以，由于构成三个锁存电路中的两个是动态型的，所以该电路能通过与惯用的静态型D型触发器大约相同数目的门来实现。
因此，尽管使用了一些动态锁存器。由于脉冲发生电路的共用，所以对基本时钟的最低频率没有限制。
所以，在不使用脉冲发生电路时，LSI最大工作速度变为1/2，在使用脉冲发生电路的情况下，其速度的减少被保持在输出脉冲宽度/时钟周期之比。
因此，要改变采用惯用的D触发器的设计是容易的，混合设计是可能的，并且动态检验也是容易的。
此外，通过附加少量的电路而又几乎不降低工作速度来实现扫描功能是可能的，甚至在扫描工作中避免时钟时滞也是可能的。
此外，由于提供了第三动态型锁存电路，就能实现其输出保持原样的扫描工作，所以具有容易地在触发器中进行延迟测试的优点。
通过交叉检测电路测试点的连接，也能实现写工作及延迟测试工作。测试点由一个小晶体管组成，所以既不增加面积，对电路的工作速度也几乎没有降低。
权利要求
1.一与输入时钟信号同步操作的同步电路，其特征是包括有一锁存电路，用于在一时钟信号由一第一电平改变为一第二电平的时刻接收输入数据，而在时钟信号由该第二电平改变为该第一电平的时刻输出数据。
2.权利要求1中所述的同步电路，其特征是其中所述锁存电路包含有串联连接的第一动态型锁存电路和一静态型锁存电路。
3.权利要求1中所述的同步电路，其特征是其中所述锁存电路包括有一第一动态型锁存电路，一第二动态型锁存电路，和一静态型锁存电路，所述静态型锁存电路被安插在所述第一动态型锁存电路与所述第二动态型锁存电路之间，所述这些电路是串联连接的。
4.权利要求1中所述同步电路，其特征是还包括有一脉冲发生电路，用于产生一其脉冲宽度被限制为一预定持续时间的时钟信号，并将此时钟信号输出至所述锁存电路。
5.权利要求2中所述的同步电路，其特征是还包括有一测试信号输入电路，用于输入一测试信号到所述第一动态型锁存电路。
6.权利要求5中所述的同步电路，其特征是还包括有一第三动态型锁存电路，与所述静态型锁存电路相并联地连接到所述第一动态型锁存电路的输出端。
7.权利要求6中所述的同步电路，其特征是其中所述静态型锁存电路设置有一清除信号输入端，用以输入一清除信号以清除所述静态型锁存器中所保持的数据。
8.权利要求6中所述的同步电路，其特征是还包括有一选择电路，用于根据输入的控制信号有选择的输出所述第二动态型锁存电路的输入数据和输出数据。
9.权利要求2中所述的同步电路，其特征是其中一执行交叉检测的电路被连接到所述第一动态型锁存电路。
10.权利要求2中所述的同步电路，其特征是其中一执行交叉检测的电路被连接到所述第二动态型锁存电路。
11.权利要求9中所述的同步电路，其特征是其中所述执行交叉检测的电路包括有一处于所述动态型锁存电路的所述动态保持节点与一判定线之间的晶体管，其控制极被连接到一检测线。
全文摘要
一包含有多个锁存器的同步电路，由中间设有一静态贯通式锁存电路的一第一动态贯通式锁存电路和一第二动态贯通式锁存电路组成，这些电路相串联连接。在连接到时钟输入电路的脉冲发生电路所产生的时钟信号的上升沿时刻对数据进行采样，而在其下降沿时刻输出数据。依靠将脉冲发生电路所产生的时钟脉冲宽度设定得大于时钟时滞，就可能防止因时钟分布的定时偏移产生的时钟时滞所引起的LSI的误动作。
文档编号G11C19/28GK1105492SQ9411277
公开日1995年7月19日 申请日期1994年12月14日 优先权日1993年12月14日
发明者隈田一郎, 小野寺岳志, 菅原武则 申请人:索尼公司