专利名称：一种可校正因符号间相互干扰的信号波形失真的数据识别设备的制作方法
技术领域：
本发明一般涉及一种数字数据记录/重放设备，以便在高记录密度上记录数字数据，特别涉及一种数据识别设备，可用来校正受在相邻二进制数之间产生干扰的重放信号，相当的相邻的二进制数根据输入数据型式发生变化(信号电平或在符号＂1＂和紧接的符号＂1＂之间的间隔变化的次数)。
在一种例如使用盘式记录媒介的磁记录设备(即磁盘设备)的数字数据记录/重放设备中，人们知道，由于所谓在相邻二进制数之间产生的符号间相互干扰，重放信号波形遭遇到一种非线性失真或者幅度下降，这些相邻的二进制数在记录的信号中彼此是靠紧的。当媒介记录密度更高时，这种情况是特重要的。
一种用在自适应平衡器中的波形平衡技术或一种判别—反馈平衡器是现有技术中补偿信号波形的非线性失真(例如水平非对称波形)以及由于干扰引起的幅度下降的途径。在JP NO.4-207708的日本申请(公开)中表示出了一个自适应平衡器的例子，其中当横向滤波器输出信号中的一个代码不同于紧接前面的或随后的码时，从该输出信号得到一个判别误差，以便修正该平衡器的分支系数(tap coefficients).在JP NO.3-284014的日本申请(公开)中表示出了一个判别—反馈平衡器的例子，其中，每一个分支系数根据在判别单元输入和输出端之间的一个误差信号和前后向平衡器各个分支的信号，使用LMS(最小均方)算法确定并加以校正。
参照
图14，它表示出一种自适应平衡器的结构。用＂x＂，＂y＂和h分别代表该平衡器的输入和输出端以及分支系数，作出这样一种假定，就是输入和输出数据x和y被看作在相同时间点的数据，而＂K＂是参考时间点。标记＂ADAPTIVE ALGORITHM＂的方块用来根据误差数据e(k)＝d(k)-y(k)去修正分支系数ho-hN-1，这里d(k)表示一个期望值。同时还假定在该方块中没有时钟延时发生。该平衡器按这样修正的分支系数ho-hN-1所得到的输出是在一个时钟之后的一个时间上的数据y(k＋1)，它对应输入数据x(k＋1)。
这些现有技术具有如下缺陷在一般的约50k fci的记录密度(每英寸通量变化)的情况下，无论是相邻二进制数的松散的还是精细的间隔在相当的干扰条件下几乎没有差别。但是，当记录密度在今后越来越高时，在精细间隔情况下产生的干扰将增强，而松散间隔将保持原状。因此，相当的干扰赖于输入数据型式而发生变化，由此导致信号波形非线性失真以及幅度下降的更大的变化。
如上所述，现有技术的平衡器控制分支系数(即平衡器特性)去减少期望值如该平衡器输出之间的误差。反馈的作用不是根据用作判别的数据，即根据期望值和该平衡器的输出，而是根据在参考时间之后更晚的时间上的数据，x(k＋1)。这里，术语＂反馈＂是用来表示分支系数已被修正并影响到该平衡器的输出。使用现有技术平衡器装置，不可能按照一位接一位的方式去校正信号波形的非线性失真或幅度的下降，该信号波形赖于输入数据型式而发生变化。
在说明书中，＂相邻二进制数＂意指在一定的二进制数数量范围内彼此靠近的二个成更多的符号＂1＂。
本发明的一个目的是提供一种数据识别设备，它能根据相当的在记录数据的相邻二进制数之间产生的符号间相互干扰的变化，按照一位接一位的方式校正该相当的符号间相互干扰。
按照本发明的一个方面，提供的用于响应代表双电平数据的一个输入信号，输出包含逻辑＂1＂和＂0＂的二进制数流的一种数据识别设备包括一个判别电路，用它检测在常规取样间隔情况下输入信号的幅度，以便首先根据被检测的幅度将该输入信号的每个输入信号的取样部分分类成为指示大幅度部分的一个符号＂1＂和指示小幅度部分的一个符号＂0＂，以及为了判别，恰当的取样部分为符号＂1＂，而不管至少在时间上提前于该恰当取样部分的每个取样部分的予定数是符号＂1＂还是＂0＂；一个校正值差产生电路，它响应于该判别电路的一个输出，用于产生输入信号的幅度校正值中一个，该校正值按照予定的取样部分数的符号的不同组合进行予定；一个延时电路，用于将输入信号延迟一予定时间；一个运算电路，用它将指示由校正值产生电路产生的一校正值的信号加到被该延时电路延迟的输入信号；以及一个识别电路，它响应于该运算电路的一个输出，用于识别该输入信号，输出包括逻辑＂1＂和＂0＂的二进制数流。
校正值产生电路根据输入信号型式确定一校正值，即根据予定的取样部分数的不同的符号组合来提供相应输入信号单独部分的校正值。延时电路延迟输入信号的时间与该校正值从校正值产生电路输出所花费的时间相同。延时电路的输出被该校正值所校正，以校正用于确定该校正值的二进制数自身，从而达到本发明上述目的。识别电路识别转化成双电平数字数据的逻辑＂1＂或＂0＂的校正输入信号的每个取样部分。
图1表示按本发明的一种数字数据重放电路实施例的方块图；图2表示一种判别电路实例；图3表示定时图，用于说明首先对一输入数据进行分类的方法；图4用具体方式表示图2中所示电路的方块图；图5表示一种在图1中所示的校正值产生电路的一个例子；图6表示一种在图1中所示的运算电路的一个例子；图7表示用于说明校正幅度数据的定时图；图8表示本发明另外一个实施例，具有别的示范性判别电路和校正值产生电路的结构；图9表示用于说明确定在图8所示的一个解调器中的地址数目表；图10表示一种LSI的方块图，它包括提供判别能力和校正能力的Viterbi-识别电路；图11表示一种LSI的方块图，它包括提供判别能力和校正能力的一数据识别电路；图12表示一种磁盘驱动器的方块图，该驱动器使用图10或11中所示的数据识别LSI；图13表示用于说明确定一输入信号幅度校正值的定时图；以及图14表示现有技术中的一种自适应平衡器的方块图。
首先参照图1，它表示一种数字数据重放电路的方块图，下面将说明该本发明的第一实施例。
在图1中，参考号数1，2和3分别表示记录媒介，磁头和一个予放。参考号数4，5和6分别表示一低通滤波器(LPF)，模数转换器(A/D)和(1＋D)运算电路，这里D是一个单位延迟算符。该(1＋D)运算电路6是一个用于予处理以下将描述的一种Viterbi识别电路13的电路。参考号数7，8和9分别表示一个平衡器电路，一个可变频率振荡器(VFO)和一个判别电路。同样，参考号数10，11，12和13表示一个延时电路，一个校正值产生电路，一个运算电路，和一个Viterbi识别电路。该Viterbi识别电路13是已知的一种Viterbi解调器，此解调器最初的设计是用于解调一种卷积代码，之后，同属于现有技术电路的重放电路14一起用在数字数据重放设备之中。这种Viterbi解调器和数字数据重放设备的组合揭示在文献NikkeiElectronics中(1991，9.30(no.537)，PP.90-92)。
这是一个实施例，在该实施例中，本发明已应用到一种数字磁盘驱动器的重放电路，并在下列设想的基础上进行设计在该磁盘驱动器中，磁头2的模拟数据输出按在模数转换器5中的取样时钟在常规间隔条件下进行取样，以产生出进行识别的数字数据，该模数转换器5放置在磁头2的后一级处。模拟数据的幅度下降或非线性失真以在取样点处的分散的取样值的方式被包含在该数字数据之中，这样，有可能借助于提供的用于校正数字数据或取样值的幅度的装置去消除非线性失真。
为此，首先，判别电路9被用来将平衡器7的数据输出予先分为符号＂0＂和＂1＂，以便得到该符号＂0＂的操作长度，该平衡器7是现有技术中的一个波形整形电路。其次，在校正值产生电路11中备有存储器51(图5)，它存储对应于所有可能的操作长度值的校正值。校正值产生电路11响应判别电路给出的一操作长度值，以便从存储器51中读出一相应的校正值。此外，延时电路10从延迟平衡器7提供延时数据输出，其延迟的时间与判别电路9和校正值产生电路11用于它们顺序处理的时间相同。即，延时电路10提供的延时等于一个二进制位从平衡器7输出到用于该二进制位的一个校正值从校正值产生电路11得出的时间，由此在平衡器输出和校正值输出之间保证了合适的定时。此外，运算电路12将延时电路10的输出附加到校正值产生电路11的输出(即一个被选择的校正值)。用这些电路，就有可能用一校正值去校正一被取样的二进制数的值，该被取样的二进制数正好是为获得那个校正值而已经被用作目标二进制数的相同的二进制数。
再参照图1，该实施例将被详细加以说明。在该实施例中，数据以不恢复到零的转换格式(NRZI)记录在数字磁盘上。磁头2上产生的信号由予放3进行放大，并在低通滤波器4中进行处理，以消除在一高频段的噪声。然后被处理的信号加到模-数转换器5，在此，信号按由VFO8产生的VFO时钟进行取样。取样数据在(1＋D)运算电路6中进行处理，在(1＋D)电路中，电流取样数据同超前该电流取样数据一个时钟的取样数据相加。(1＋D)电路的输出在平衡器7中进行波形平衡，其输出加到VFO8，判别电路9和延时电路10。VFO8从平衡的数据输出产生VFO时。判别电路9予先将在平衡数据中的取样为双电平数据或符号＂1＂和＂0＂(换种方法，分为三电平数据或符号＂1＂，＂0＂和＂-1＂)，然后对接续的符号＂0＂进行计数(即计＂0＂的操作长度)。如上所述，校正值产生电路11中包含相应所有可能出现在平衡数据中的符号＂0＂的操作长度的可能值，并输出一个相应于从判别电路9产生的一个操作长度值的选择校正值。在延时电路10中所延迟的时间是用于顺序处理判别电路9和校正值产生电路11进行顺序处理所需要的时间，该平衡数据同来自校正值产生电路11的选择的校正值相加。这样，校正的数据在Viterbi识别电路13中用于数据识别处理。上述每个电路都同来自VFO8的VFO时钟同步。
图1中所示的实施例使得将相应于符号＂0＂的操作长度的一个值的一个校正值加到二进制数数据成为可能，该二进制数数据正好被用于获得该校正值，为的是使用该校正的数据用于数据识别。使用这种装置，在高密度记录状态下，由于千变万化的数据型式所引起的相当的符号间干扰的变化将被消除。并且，附加校正值将增加取样数据的幅度，从而改善了信/杂比(S/N)。结果，将降低在Viterbi识别电路13中的识别误差产生率。
现在参照图2和相继的图，在图1中所示的若干方块将接着详细加以描述。需指出的是，VFO时钟的信号线未表示在除图1外的其他图中。
图2表示判别电路9的一个具体例子的方块图。该判别电路9包括一个幅度检测电路20和一个计数器电路21。来自平衡器7(图1)的平衡数据，开始在该幅度检测电路20中被予先分为符号＂1＂和＂0＂(或＂1＂，＂0＂和＂-1＂)。一个在该幅度检测电路20中执行分类的具体例子将结合图3在下面说明。
在图3中，设阈值电压为＂a＂和＂-a＂，假定在图3中用黑圆圈表示的幅度值x(T)-x(5T)的信号数据分别在时间T-5T收到，这里＂T＂表示一个取样间隔，＂x(nT)＂表示一个幅度数据值，而＂n＂表示一个整数。该幅度数据x(nT)同两个阈值电压电平＂a＂和＂-a＂进行比较。如果x(nT)＞a或x(nT)＜-a，则该幅度数据的取样值被予先分为符号＂1＂，表示该取样值是输入信号的一个大幅度部分。另一方面，如果-a≤x(nT)≤a，则取样值被予先分为符号＂0＂，表示该取样值是输入信号的一个小幅度部分。分类结果为＂10001＂，作为例子表示在图3中。反过来，当分类这样执行，即如果x(nT)＞a，则符号是＂1＂，如果-a≤x(nT)≤a，则符号是＂0＂，而如果x(nT)＜-a，符号是＂-1＂，则结果为＂1000-1＂。
再参见图2，根据接收到这样一种分类结果，计数器电路21对若干接续的符号＂0＂或该＂0＂符号操作长度进行计数。在对＂0＂计数的一段时间内，计数器电路21输出超出该操作长度可能值的一个值，而当该操作长度的值为稳定的时候，输出值＂3＂(在图3情况)，直到下一个时钟到来。例如在该操作长度的可能值是0-4的情况下，值＂5＂被用作超出该范围的值。当接收到符号＂1＂或＂-1＂时，计数器21复位。
参照图4，它表示判别电路9的方块图，其中，用更详细的方式描绘了这个在图2中的电路。数据输入端和阈值输入端分别表示在40和41处，幅度检测电路20包括一个求补电路42，比较器43A和43B以及一个异或电路NOR44。计数器21包括一个计数器45，一个保持电路46和一个开关电路47，在幅度检测电路20中，求补电路42产生在输入端41提供的阈值＂a＂的互补值(＂-a＂)。比较器43A将在输入端40上的一个幅度数据值＂x＂同阈值＂a＂进行比较，并且当x＞a时产生一个高(HIGH)电平信号，而在相反情况下产生一个低(LOW)电平信号，同样，比较器43B将在输入端40上的一个幅度数据值＂X＂同阈值＂-a＂进行比较，并且当x＜-a时产生一个高(HIGH)电平信号而在相反情况下产生一个低(LOW)电平信号。比较器43A和43B的输出是按逻辑进行操作的，或由NOR电路44进行异或操作。结果，响应符合条件-a≤x≤a的输入幅度数据，该幅度检测电路20的输出变成高电平，而响应符合条件x＞a或x＜-a的输入幅度数据，该幅度检测电路20的输出变成低电平。在计数器电路21中，当其DATA输入停留在高电平(相应符号＂0＂)时，根据CLOCK输入信号，计算器45将其计数增加1。当DATA输入变成低电平时，计数器45复位到零。当其CLOCK输入端从NOR电路44接收一个低电平信号(相应符号＂1＂)时，保持电路46保持并输出该计数器45的这个计数。幅度检测电路20的一个高电平输出，使开关电路47去选择超出操作长度的可能值的范围的一个值＂C＂，而一个低电平输出使该电路去选择保持电路46的输出值。按照这种方式，判别电路9执行数据的予先分类，以产生一个＂0＂符号操作长度值。
接着参照图5，将对表示在图1中的校正值产生电路11进行说明。图5表示电路11的一种具体的示范性结构，其中，平衡数据取0，1，2，3或4作为＂0＂符号操作长度的一个值。参考号码50和51分别表示解码电路50和存储器51。存储器51在地址0-4包含校正值b0，b1，……b4，它们分别对应＂0＂符号操作长度的各个可能值。在地址5，存储器51还包含值＂0＂，相应于超出可能值范围的操作长度值。校正值b0-b4是校正由符号＂1＂和＂-1＂表示的幅度数据，而对由符号＂0＂表示的幅度数据不进行校正。通常，处在两相反极性符号，即符号＂1＂和＂-1＂之间的一个更大的值将产生少量的符号间相互干扰，从而保持平衡数据的幅度，保证了在Viterbi识别电路13中准确的数据识别。为此，校正值b0-b4具有表示成这样的关系b0＞b1＞b2＞b3＞b4。顺便说说，由于(1+D)操作，将可能发生这种情况，即相同的符号＂1＂或＂-1＂接续两次出现在平衡数据中，这样，相对于第二个符号＂1＂将提供＂0＂符号操作长度的一个值＂0＂。但是由于附加的校正值增加了幅度数据，从而提高了Viterbi识别电路13的性能。这将不会产生什么问题。
现在将说明校正值b0-b4是如何与＂0＂符号操作长度相一致的。如上所述，假定操作长度的范围从0-4。每一个校正值取决于紧接前面的一给定符号＂1＂的接续符号＂0＂的数目。因此，在购买出磁盘设备产品之前要用测试数据进行测试，以确定相对于＂0＂符号操作长度可能值的幅度数据误差。对于相应平衡器7输出波形符号＂1＂和＂-1＂的幅度数据的电压被设计为分别等于+1伏和-1伏的情况，在相应符号＂1＂或＂-1＂的幅度数据的实际测试电压和+1伏或-1伏之间所确定的误差是分别有差异的。这样，对于操作长度的可能值，该校正值被确定为正比于该误差的值。图13提供了说明确定该校正值的方法。该测试数据的选择包括所有＂0＂符号操作长度的可能值。在这种测试中，测量平衡器7产生的波形的负峰幅度值，而在该被测电压和-1之间得到的差为误差e0-e4。根据这种测量，校正值b0-b4被确定为b0＝K0×e0，b1＝K1×e1，……，b4＝K4×e4，这里K0-K4是加权系数。不论K0＝K1＝K2＝K3＝K4，还是K0≠K1≠K3≠K4都是按统计方法确定的。
这样确定的校正值能在其他的产品中使用而不加以改变。另一方面，有可能对个别产品确定校正值，或者对磁盘的个别柱体或磁盘设备的个别磁头改变其校正值。这种选择取决于需要怎样的可靠性程度，或者存储器的容量(图5中的51)。
参照图5，解调器电路50接收从判别电路9输出的指示一操作长度值的数据。解调器电路50响应该操作长度值选择存储器51的一个地址。例如，判别电路9的一输出值＂3＂将使解调器50选择一地址＂3＂，校正值b3就储存在存储器51的这个地址上。同样，判别电路9输出一个表示超出范围的值将使该解调器电路选择一地址＂5＂，校正值＂0＂存储在这个地址上。当这样的一个地址被指定后，存储器51输出＂b3＂或＂0＂这样的校正值。
如上所述，借助于判别电路9和校正值产生电路11的结合，一个数据型式可由一个＂0＂符号操作长度值表示，并且响应该操作长度值可对应由符号＂1＂或＂-1＂表示的幅度值加以确定。用这个校正值，由不同的数据型式所引起的相当的符号间干扰的变化能够得到缓冲。
以下参照图6，将详尽地描述图1中所示的运算电路12。图6表示该运算电路12的一个具体而典型的结构，它包括一个延时数据输入端60，一个校正值输入端61，一个符号检测电路62，一个求补电路63，一个开关电路64，以及一个相加器65。输入端60接收由平衡器7经延时电路10延迟的输出。该延迟数据(取样数据)的符号在符号检测电路62中受检。另一方面，输入端61从校正值产生电路11(图1)接收一校正位校正值的补值由求补电路63产生。开关电路64接收该校正值和其补数，并根据符号检测电路62的作为结果的输出，选择其两个值中之一个值。更具体地说，如果延迟数据的取样是正号，则选择校正值本身。而如果取样是负号，则选择该校正值的补甄相加器65将开关电路64的输出同在端60上接收到的延迟数据的取样相加，其和作为该运算电路12的输出。
图7表示用于说明幅度数据校正的具体例子的定时图。参考号码70表示由VFO电路8产生的VFO时钟，它是用来同步设备运转的参考时钟。参考号码71表示包含欲被校正的平衡误差的平衡器7(图1)的输出。值＂a＂和＂-a＂表示上述阈值。参考号码72表示判别电路9(图1)中幅度检测电路20(图2)的输出波形，在该情况下将波形71的取样值予先分成为双电平信号或符号＂1＂和＂0＂。参考号码73表示判别电路9(图1)中计数器电路21(图2)的输出，它代表＂0＂符号操作长度值。在输出为＂C＂的时间，计数器电路21对符号＂0＂进行计数。参考号码74表示校正值产生电路11(图1)的输出，它代表按操作长度73选择的变化的校正值。参考号码75表示和71所表示的波形相同的延时电路10(图1)的输出，参考号码76表示已经用校正值加以校正的运算电路12的输出，这里白圆圈表示未校正的取样值，而黑圆圈表示校正的取样值。应当指出，为得到那个校正值，一个校正值被加到正好是已被用作为一个目标二进制数的数据。按此方式，校正是按＂0＂符号操作长度值取样由符号＂1＂和＂-1＂表示的数据进行的。
对于在平衡器7处的平衡误差大的情况，由判别电路9得到的＂0＂符号操作长度的值可能是有误差的。然而这可能是被分为符号＂1＂或＂-1＂的取样数据的幅度值降低并被错误地分为符号＂0＂的情况。即使分为＂1＂或＂-1＂的取样数据被错误地分为符号＂0＂，也并不会导致什么事情发生，这是由于在本实施例中对分为符号＂0＂的数据是不进行校正的缘故。
如上所述，有可能借助于反馈一校正值的方法来改善数据的S/N比，这种方法可以抵消由取决于变化数据型式产生的相当的符号间干扰相对被用来得到该校正值的二进制数的变化。同样，这将降低Viterbi识别电路中的毕特误差率。
数据识别是由上述实施例中的Viterbi识别电路执行的。但也可用例如一个电平限制电路这样的数据识别电路，它是借助于将取样数据的幅度电平同阈值电平相比较的方法来识别二进制数。此外，虽然输入到该Viterbi识别电路的信号是在上述实施例中加以校正的，用于该识别电路中的判别水平也是可以加以校正的。
在以上描述的第一实施例中，用于校正符号＂1＂或＂-1＂的一个目标二进制数的一个校正值是由在时间上是超前于该目标二进制数的数据符号＂0＂，或相对于该目标二进制数是以前的二进制数数据产生的。现在参照图8，将讨论本发明的第二实施例，其中，该目标二进制数的校正是按照或超前于目标二进制数的数据，或接续于目标二进制数来进行的，即按照相对于该目标二进制数以前的或接续的数据进行校正。
在图8中，判别电路9包括用于图4中所示的幅度检测电路20，还包括一个位移寄存器82。校正值产生电路11包括解码电路83和存储器84。在该实施例中，＂0＂符号操作长度的可能值是0，1和2。数据输入端40接收平衡器7(图1)的一个输出x，而阈值输入端41接收阈值电平＂a＂和＂-a＂。如前所述，在幅度检测电路20中，如果输入取样数据符合条件-a≤x≤a，指示符号＂0＂，则产生一高电平信号。如果输入取样数据符合条件x＞a或x＜-a，指示符号＂1＂或＂-1＂，则产生一低电平信号。这些电平信号连续地被储存到位移寄存器82中。位移寄存器82总计适于储存五位二进制数，包括两位以前的二进制数，一位现在的二进制数，以及二位接续的二进制数。这相应于在该实施例中，＂0＂的操作长度的最大值是2。如果这个最大值是变化的，移位寄存器82的二进制数位数也随之变化，根据接收到移位寄存器82的作为结果的输出，解码器83产生一个地址数加到存储器84。存储器84包括校正值b0-b4(b0＞b1＞b2＞b3＞b4)，对应地址＂0＂-＂4＂，并还包括对应地址＂5＂的一个校正值＂0＂。存储器84响应解码器电路83的输出地址，输出一个校正值。延时电路10(图1)延迟平衡器7的输出x。这样，平衡器的输出在时间上对应置于移位寄存器82的中心位0的二进制数数据。运算电路12(图1)将此校正值加到该延迟的数据，以便校正为相同的值。
参照图9，将说明在解码电路83中确定地址数的方法。在图9中，所有储存在移位寄存器82中的二进制位数据值的组合对应地址值列表。对每一个组合的地址数随后加以确定。对于目前二进制数(0)是处低电平(L)的情况，得到的地址数是分别由从寄存器82中的数据的以前部分(位(-1)和(-2))和接续部分(位(+1)和(+2))产生的第一和第二个值的和加以确定的。如果以前的位(-1)和(-2)都是处在高电平(H)，则第一值是2。如果位(-1)处高电平而位(-2)处低电平，则第一值是1。如果位(-1)处低电平，则第一值是0。类似地，如果接续位(+1)和(+2)都处高电平，则第二值是2。如果位(+1)处高电平，而位(+2)处低电平，则第二值是1。如果位(+1)处低电平，则第二值是0。第一第二值的和形成移位寄存器82中二进制数数据组合的地址数。如果目前的位(0)处高电平，选择的地址数为＂5＂，这意味对该目前位不进行校正。
现在将简要说明对应于＂0＂的操作长度的校正值是如何在第二实施例中加以确定的。在该实施例中，测试数据如果同图13中所示的相比较是有些复杂的，为的是符合校正值是在目标符号＂1＂的前和后从＂0＂的操作长度产生的结构。然而，用于确定校正值的基本思想是相同的。
这样，第二实施例使校正使用在时间上超前和接续符号＂1＂或＂-1＂的一个目标二进制数的＂0＂的操作长度成为可能(即以前的和接续的二进制数数据)。这将保证干扰的准确校正，从而减少了在后面的数据识别电路级中的识别误差。解码电路83和存储器84可以这样来构成，即所有储存在移位寄存器82中的二进制数数据的不同的型式用它们各自的地址号码和校正值赋值。由此保证更准确的干扰校正，减少了识别误差。
现在参照图10和11，将对大规模集成电路(LSI)方式的数据识别设备的典型结构进行说明，如在第一和第二实施例中所描述的那样，它具有予分二进制数数据的判别能力，以及根据判别结果，校正输入数据的能力。
图10表示描绘一种LSI结构的方块图，它包括的Viterbi识别电路具有予分二进制数据的判别能力，以及根据判别结果校正输入数据的能力。一个LSI100包括一个数据输入端101，一个判别电路102，一个校正值产生电路103，一个迟延电路104，一个运算电路105，一个Viterbi识别电路106，以及一个数据输出端107。这种Viterbi识别电路可以是一般形式的电路。单元102-105都是上面对于第一和第二实施例所描述的单元，因此将省略其结构和操作方面的详细说明。
图11表示描绘一种LSI结构的方块图，它包括数据识别电路112，例如一种电平限制电路，具有予分二进制数数据的判别能力和根据判别结果校正输入数据的能力。一个LSI110包括一个数据输入端111，一个判别电路102，一个校正值产生电路103，一个延时电路104，一个运算电路105，一个数据识别电路112(例如电平限制电路)，以及一个数据输出端113。该LSI110的操作和图10中表示的LSI100的操作实质上是相同的。
根据图10和图11中所示的第三实施例，提供了一个Viterbi识别LSI和数据识别LSI，该数据识别电路分别包括一般的Viterbi识别电路和数据识别电路(如电平限制电路)，并同判别电路和校正值产生电路在一起。这些是数据-型式-无关的数据识别LSIs，它们不要求修改在它们之外的外电路。
参照图12，这里表示一种磁盘驱动器结构，图10或11中所示的数据识别LSI施加到该驱动器。磁盘驱动器120包括一个记录媒介121，一个磁头122，一个纺锤形电机123，一个话音线圈电机(VCM)124，一个读/写放大器(R/W AMP)125，一个自动增益控制电路(AGC)，一个低通滤波器(LPF)127，一个模拟-数字转换器(A/D)128，一个(1＋D)运算电路129，一个平衡器130，一个可变频率振荡器(VFO)131，一个数据识别电路132，一个误差校正电路(ECC)133，一个编码/解码器(ENDEC)134，一个硬盘控制器(HDC)135，以及一个伺服处理器136。根据从主控计算机接收到的一个读出指令，HDC135通过伺服处理器136启动VCM124，以便移动磁头，使它放置在一个目标圆柱上。磁头122从记录媒介121读出数据。该读出的数据通过131在单元125中按序处理，然后在数据识别电路132中进行数据识别。数据识别电路132的作为结果的输出在ECC133中进行处理，在ENDEC134中解调，之后送到HDC135，将按序把数据返回到主控计算机。
如参照图12所述，在磁盘驱动器中借助于应用图10或11中所示的LSI，将减小数据识别误差，因此改善了设备的可靠性。本发明的数据识别LSI呈现出对于外电路不改变例如平衡器和ECC的输入/输出条件，由此不必需要设计专用的这些电路，并不影响设计这种磁盘驱动器的工时。
虽然LSI只包括数据识别设备，它可进而包括(1＋D)运算电路，平衡电路130，VFO131和ECC133。
如上所述，按本发明，在数字数据记录/重放设备，如一个高密度磁盘驱动器中，有可能根据平衡器输出的数据型式，按一位接一位的方式得到用于校正符号间干扰的校正值。同样有可能校正一个二进制数的数据，该二进制数恰好已被用作为一个目标二进制数，以用于得到该校正值。结果，能够消除在高密度记录中取决于数据型式的相当的干扰变化，通过校正增加了数据的幅度，改善了数据的S/N比，因此减少了经由数据识别电路的识别误差。而且，用LSI提高了数据识别的性能，该LSI包括例如Viterbi或数据识别电路这样的数据识别电路，与用于校正的装置一起，不必改变同外电路的接口。此外，应用了这种数据识别设备的数字数据记录/重放设备将获得该设备的改善了的特性。
权利要求
1.一种用于相应表示双电平数据的一输入信号，输出包括逻辑＂1＂和＂0＂的一个二进制数串的数据识别设备，所说的数据识别设备包括一个判别电路，用于以常规取样间隔检测输入信号的幅度，以便根据检测幅度将该输入信号的每个取样部分予分为表示一大幅度部分的符号＂1＂的部分以及表示一小幅度部分的符号＂0＂的部分，而且为了判别，就一个适当的取样部分为符号＂1＂而论，不管每一个至少在时间上超前该适当的取样部分的取样部分的一予定数是符号＂1＂还是＂0＂。一个校正值产生电路，用于响应判别电路的一个输出，产生输入信号幅度的校正值中之一个校正值，该校正值相应取样部分予定数的符号的不同组合予先加以确定；一个延时电路，用于延迟该输入信号一予定时间；一个运算电路，用于将一个表示由校正值产生电路产生的校正值中之一个校正值的信号附加到由延时电路延迟的输入信号；以及一个识别电路，用于响应运算电路的一个输出，识别该输入信号，输出包括逻辑＂1＂和＂0＂的二进制位串。
2.根据权利要求1的一种数据识别设备，其中，所说的判别电路包括一个幅度检测电路，用于检测输入信号的幅度，以输出一串＂1＂和＂0＂的符号，以及一个计数器电路，按操作长度对在时间上超前包括在该符号串中的每一个符号＂1＂的接续的符号＂0＂计数，所说的校正值产生电路包括一存储器装置，用它来储存相应由计数器电路得到的操作长度的可能不同值的校正值。
3.根据权利要求1的一种数据识别设备，其中所说判别电路包括一个幅度检测电路，用于检测输入信号的幅度，以输出一串＂1＂和＂0＂的符号，以及一个移位寄存器，用于按数据型式得到在时间上超前或接续包括在一串符号内的每一个符号＂1＂的符号的予定数，并且其中所说的校正值产生电路包括一个存储器，用于储存相应在移位寄存器中得到的可能不同的数据型式的校正值。
4.根据权利要求1的一种数据识别设备，其中所说识别电路是一个Viterbi识别电路，它根据运算电路输出，执行Viterbi解码操作。
5.根据权利要求1的一种数据识别设备，其中所说识别电路包括一个电平限制电路，用于根据运算电路输出的幅度电平直接执行数据识别。
6.根据权利要求1的一种数据识别设备，其中所说运算电路包括一个符号检测电路，用于检测输入信号取样部分的符号，以及一个求补电路，主要用于反转一给定的校正值中之一个校正值的符号。
7.根据权利要求2的一种数据识别设备，其中储存在所说存储器中的校正值在由符号＂1＂表示的取样部分的幅度值和它们相应校正幅度值之间存在着误差，它们实际上是相应＂0＂符号的操作长度的所有可能值进行测量的。
8.根据权利要求3的一种数据识别设备，其中储存在所说存储器中的校正值在由符号＂1＂表示的取样部分的幅度值和它们相应校正幅度值之间存在着误差，它们实际上是相应包括符号＂1＂和＂0＂组合的所有可能的数据型式进行测量的。
9.根据权利要求1的一种数据识别设备，其中包括在所说数据识别设备中的每一个电路都包括一个大规模集成电路。
10.一种磁盘驱动器，包括一个记录媒介，数字信号记录于上；一个磁头，用于读出记录在所说记录媒介上的信号；一个前置放大器，用于对已由所说磁头读出的信号进行放大；一个模拟-数字转换器，用于对已由所说前置放大器进行放大的信号进行取样并数字化；一个子处理电路，用于根据所说模拟-数字转换器的输出，执行Viterbi解码予处理；一个平衡电路，用于成形所说予处理电路输出的波形，以及一个按权利要求4的数据识别设备，它接收所说平衡电路的输出。
全文摘要
一种数据识别设备，用校正值校正被识别数据信号的幅度下降，以校正目标位本身以确定该校正值。判别电路将平衡器输出预分为符号“0”和“1”，得到关于给定符号“1”的符号“0”的操作长度。校正值产生电路包括的存储器包含与所有操作长度可能值一致的校正值，并响应判别电路的输出，输出校正值。延时电路时时间输出校正值。运算电路将它们校正为相同值。校正的平衡器输出在数据识别电路中的数据识别误差率低。
文档编号G11B20/10GK1116349SQ94118639
公开日1996年2月7日 申请日期1994年10月8日 优先权日1993年10月8日
发明者石田嘉辉, 岩渊一则, 山川秀之, 松重博实 申请人:株式会社日立制作所