专利名称：减少符号间干扰的方法，执行该方法的希格码－德尔塔变换器和传送该方法产生的信息 ...的制作方法
技术领域：
本发明涉及一种减少符号间干扰的方法，该符号间干扰出现在1位数字信号流的数模转换中。
通过1位DA转换器。可以获得高度线度的数模转换，其中它不用于符号间干扰(ISI)，符号间干扰的失真由DA转换器引起。当DA转换器实际的模拟输出不仅取决于实际的数字输入码，而且取决于前一个数字输入码时，会出现符号间干扰。该“记忆”效应的结果是，在数字输入码中不存在的分量出现在DA转换器的模拟输出中。
符号间干扰例如可以由DA转换器切换参考(例如电流源)的寄生电容，以及运算放大器的DC偏移引起，其中切换参考提供至该运算放大器，结果是，每次DA转换器切换时，不可避免的有额外的电荷包转出到输出端。当数字信号是1位数字信号流时，在信号过零点和小于信号峰值期间，用于以模拟形式返回信号的DA转换器将切换多次。由于正弦波的一个周期具有两个过零点和两个峰值，那么额外的电荷包代表偶数(二)阶失真。
在某些情况下，DA转换器加载它的参考，结果是，该参考自身包含偶数(二)阶分量。该DA参考的二阶信号乘以输入码，导致DA转换器的输出端出现奇数(三次)的谐波失真。
现有技术中，用于减少符号间干扰的方法是在时钟周期的一部分打开DA参考，在时钟周期的另一部分关闭DA参考。那么，在每个时钟周期中都存在额外的电荷包，它们对DA转换器输出端的DC信号作出贡献。该方法的缺点是DA转换器的输出信号变小，以至于它必须被增大，以获得相同的输出电平，同时，切换消耗功率，以至于额外的切换意味着额外的功率损耗，并且，跟随在DA转换器后的电路必须能够处理“波纹起伏的”输入信号。同时，对于定时抖动的敏感性增加。
本发明提供一种方法，没有表现出这些缺点，同时，根据本发明，提供减少符号间干扰的方法，其中所述的1位数字信号流的产生包括下述步骤通过低通滤波器的希格码-德尔塔结构，将输入信号转换为所述的1位数字信号流，该低通滤波器的输出端连接至量化器的输入端，该量化器的输出端反馈至该低通滤波器的输入端，因此，该方法的特征在于，产生控制信号，该控制信号代表量化器输出端处1位数字信号流的边沿密度；将控制信号和所述1位数字信号流相乘；并将相乘的结果，连同低通滤波器的输出，一起施加于量化器的输入端。本发明提供一种方法，用于充分减少信号过零点期间，1位数字信号流的边沿，由此更均匀的分布边沿，这样就减少了符号间干扰的信号内容。注意到，在上述的现有技术的方法中，减少符号间干扰是在DA转换中，即在1位数字信号流产生之后完成，具有如前所述的所有缺点。相比之下，根据本发明，通过控制1位数字流自身的产生实现符号间干扰的减少。
US专利6351229示出了一种希格码-德尔塔转换器，其中在量化器的输入端增加了信号依赖型的伪随机序列。该方法目的是避免干扰音，否则由于转换器产生的比特序列的规则特性，将出现干扰音，该方法没有充分减少该序列中边沿的密度。
减少脉宽调制信号的边沿也是公知的，其中脉宽调制信号意用于D类功率放大器。因为在D类功率放大器中，每个边沿都耗散一定量的能量，所以保持尽可能小的边沿数量很重要。但是，该公知的方法将引起大的音频失真或需要复杂的数字电路。
根据本发明的方法和配置产生充分小的音频失真和/或更容易实现。并且，根据本发明的方法和配置尤其适用于减少数字传送起始处，即信号模数转换期间的边沿。那么，这些减少了边沿的信号可以方便的以1位数字的形式记录在存储介质上。
本发明还提供了一种1位希格码-德尔塔转换器，用于将输入信号转换成1位数字信号流，所述转换器包括量化器，具有输入端和输出端；低通滤波器，它的输出端连接至量化器的输入端，输入端连接至量化器的输出端，由此组成了具有量化器的反馈配置；用于向反馈配置提供输入信号的装置，以及从量化器的输出端获得1位数字信号流的装置。该转换器的特征在于，连接至量化器输出端的边沿密度控制器，用于提供控制信号，该控制信号指示1位数字信号流的边沿密度；乘法器，用于将所述控制信号乘以量化器的1位数字信号流；以及用于向量化器的输入端施加乘法器输出的装置。
根据本发明的1位希格码-德尔塔转换器的特征还在于，边沿密度控制器包括边沿抽取器(edge-extractor)，其连接以接收量化器的1位数字信号流；以及第二低通滤波器，用于接收边沿抽取器的输出信号，并提供所述的控制信号。该第二低通滤波器抑制感兴趣的频带中的符号间干扰，并将该干扰整形到更高频，正如普通希格码-德尔塔调制器的低通滤波器抑制感兴趣频带中的量化噪声，并将该噪声整形到更高频一样。在希格码-德尔塔调制器的低通滤波器的情况下，如果第二低通滤波器的阶数更高，那么该第二低通滤波器将抑制更多的干扰。
根据本发明的1位希格码-德尔塔转换器的特征还在于，参考信号源连接至第二低通滤波器，用于为控制信号的电平提供参考。该参考信号允许控制可以实现的符号间干扰的减少。该参考信号可以是具有正值或负值的DC值。该参考信号也可以包含时间依赖型的分量。该参考信号可以被加到第二低通滤波器的输入端、或输出端、或输入端和输出端之间的某个地方。
根据本发明的1位希格码-德尔塔转换器的一种简单实现的特征在于，第二低通滤波器是积分器，且将参考信号以与边沿抽取器脉冲相反的极性施加于积分器的输入端。在该结构中，量化器的数字比特流中任意边沿都将引起控制信号的增长，任意边沿的缺失都将引起控制信号的下降。最终的结果是，边沿抽取器脉冲的幅值和参考信号的幅值之间的比值，确定了没有边沿的时钟周期和具有边沿的时钟周期之间的比值，且与转换器的输入信号是否处在峰值或过零无关。
很明显，优选地，边沿抽取器抽取数字比特流的所有边沿。但是，抽取器也可以只抽取部分边沿，例如，只是上升沿或只是下降沿。那么，参考信号应当相应的调整。
如上所述，本发明的主要优势在于，在数字输出信号的时钟周期上，更均匀的分布边沿。这使得，在感兴趣的频带中，符号间的干扰大量减少。必须考虑的一方面是，由此引起的转换器的最大输入信号电平的固有的下降。由于在信号的极值时，数字信号上增加了边沿，所以最大输入信号电平相对于满标值下降。为了限制最大输入电平的下降，发明的转换器的设定，特别是上述参考信号的设定优选使得，包括边沿的时钟周期的平均数小于40％。但是，通常，现有技术中希格码-德尔塔转换器产生的1位数字信号在时钟周期的大约65％中都包括边沿，根据本发明产生的数字输出信号优选在时钟周期的大约20％中具有边沿。可以注意到，本发明也涉及存储介质，该存储介质具有至少一个以1位数字流形式存储在其上的信号轨道，并且该存储介质的特征在于，在所述信号轨道的1位数字流中包括边沿的时钟周期数，小于所述信号轨道的1位数字流的总时钟周期数的40％。在该应用中，术语“信号轨道”的意思是，至少一分钟持续时间的音频或视频信号。当从该存储介质中读取程序时，在1位数字流的数模转换期间出现的符号间干扰，充分小于来自现有技术存储介质的1位数字流数模转换期间出现的符号间干扰。
必须注意，1位数字流在写入存储介质之前可以经过编码步骤，以使信号更适应于写入过程。当读出存储介质的同时，并在信号的DA转换之前，进行相应的解码。在这种情况下，本发明的优势还在保持，这是由于不是存储介质中的边沿，而是施加于DA转换器的边沿，是符号间干扰的原因。并且，如果所述编码步骤用于压缩储存在存储介质上的信号，那么由于被压缩的信号中边沿的减少，也将改进压缩本身。
由于这样的信号的DA转换中只包含一个参考(电流源)，所以1位数字信号具有最优线性化的优势。但是，1位数字信号的主要劣势在于，在信号的产生中包括大量的量化噪声。如果使用多位数字信号，那么量化噪声的量将充分最小化。多位数字信号的问题是，DA转换需要多个参考，以及这些参考之间的任何不相等都会导致模拟信号的非线性失真。
通过动态单元匹配，会大量减少非线性失真，该动态单元匹配是一种公知的算法，其在每个信号值的DA转换中使用多个参考中的每一个。从Norsworthy S.R.and Schreier R.and Temes G.C.Delta-SigmaConverters，Theory，Design and Simulation.IEEE Press，New York，1997pp260-264中可以获知，在该算法的实现中，可以使用多位希格码-德尔塔转换器，该转换器包括多个互连的1位希格码-德尔塔转换器，其中每个1位希格码-德尔塔转换器具有反馈配置中的低通滤波器，且该反馈配置具有多个互连的量化器装置中的一个；用于向所述多个量化器装置提供输入信号的装置；以及从多个量化器装置的输出端获得多位数字信号的装置。根据本发明的另一方面，该多位希格码-德尔塔转换器的特征在于，多个量化器装置的每个输出端都连接至边沿检测器，用于提供控制信号，该控制信号指示所述输出端处的1位数字流的边沿；乘法器，用于将所述控制信号乘以所述输出端的1位数字流；以及用于将乘法结果施加于量化器装置的各个输入端的装置。
将参照附图，描述本发明。
这里示出
图1是根据本发明的1位希格码-德尔塔转换器；图2是用于解释根据本发明的1位希格码-德尔塔转换器运行的图表；以及图3是根据本发明的多位希格码-德尔塔转换器的示例。
图1的1位希格码-德尔塔转换器包括希格码-德尔塔调制器SD，该调制器具有模拟信号输入端I和数字信号输出端O。输入端I的模拟信号SI经由加法点P1施加于模拟低通滤波器F，滤波后的信号SF经由第二加法点P2施加于1位时钟控制量化器Q，在这种情况下，量化器可以是简单的时钟控制比较器的形式。每次在时钟脉冲期间，量化器的输入信号超过预定的参考电平(“零”)时，量化器产生+1脉冲，当该信号保持低于所述预定的电平时，量化器产生-1脉冲。量化器Q的1位数字输出脉冲So在DA转换器H中被转换成模拟脉冲，并在加法点P1处从模拟输入信号SI中被减去。该希格码-德尔塔配置的公知结果是，当输入信号SI是最大正值时，输出信号So中有多个+1脉冲，当输入信号是最大负值时，有多个-1脉冲，当输入信号在零点或零点附近时，在+1和-1脉冲之间交变。如果恰当的设计希格码-德尔塔调制器，量化器产生的量化噪声将在输入信号的频带和一半时钟频率之间形成频带。为了给量化噪声足够的空间，因此，时钟频率应当选择的足够高。
特别地，在输入信号过零期间，输出信号SO中大量的边沿，不仅在希格码-德尔塔调制器M的反馈路径的DA转换器H中，而且在任何的必须将数字输出信号So变换回模拟信号形式的DA转换器中，都是严重的符号间干扰源。为了减少大量的边沿，特别是在输入信号的过零期间，图1的配置包括边沿抽取器E，它的输入端接收希格码-德尔塔调制器的输出信号So。在一个时钟周期中，边沿抽取器产生信号SE，当在前一时钟周期中信号So变化时，信号SE为“高”，当在前一时钟周期中该信号没有变化时，信号SE为“低”。边沿抽取器E可以例如包括具有两个输入端的XOR门，其中一个输入端直接接收信号So，另一个输入端经由时钟控制D触发器接收信号So。信号SE接着施加于加法点P3，其中信号SE可以看作是模拟信号，例如“高”＝1伏，“低”＝0伏，在加法点P3，从信号SE中减去参考电压VP，例如0.2伏。当在前一时钟周期中已经出现边沿时，那么SE-VP的减法结果是0.8伏，当在该周期中没有出现边沿时，那么SE-VP的减法结果是-0.2伏。或者，换言之，当在时钟周期的20％中出现边沿，那么信号SE-VP的平均值将是零，当在高于时钟周期的20％中出现边沿时，那么平均值为正，当在低于时钟周期的20％中出现边沿时，那么平均值为负。
积分器N接收信号SE-VP，并产生控制信号SC，当在高于时钟周期的20％中，在输出信号So中出现边沿时，控制信号SC的值上升，当在低于时钟周期的20％中出现边沿，那么控制信号SC的值下降。在乘法器M中，控制信号SC乘以来自希格码-德尔塔调制器的1位信号SO，在第二加法点P2中，乘法器的输出信号SO×SC与滤波器F的输出相加。
参照附图2，解释量化器Q、乘法器M和加法点P2的组合运行。该图在垂直轴上，表示量化器的输出值SO(+1或-1)，在水平轴上，表示低通滤波器F的输出信号SF的值。下面给出的值仅用作示例，且与输出脉冲的值相关。
如果控制信号SC是零，那么乘法器M的输出也是零，量化器输出SO将在滤波器输出信号SF较小变化的控制下，在图2的点A和C之间切换。这在图2中，通过加粗线描述。
但是，现在假设边沿密度控制器G传送值为0.3的控制信号SC。
a.当量化器输出信号SO＝-1(并且滤波器输出信号SF基本为零)时，乘法器M向量化器传送信号SO×SC＝-0.3，量化器状态保持不变(在图2的点A)。即使滤波器输出信号SF改变较小的数值，乘法器的输出-0.3将使P2的输出保持为负，以至于量化器的状态保持不变。
b.仅当滤波器信号SF增加至SF＝+0.3时，加法点P2的输出增加至0，量化器的输出切换至+1。乘法器输出变为SO×SC＝0.3，P2的输出进一步增加至SF+SO×SC＝0.3+0.3＝0.6(点B)。
c.当滤波器信号SF降低至例如零(图2的点C)，或甚至当滤波器信号降低至-0.25时，该量化器状态还是保持。
d.仅当滤波器信号SF下降至-0.3时，加法点P2的输出下降至0，量化器Q切换至SO＝-1，乘法器输出变为SO×SC＝-0.3，P2的输出进一步下降至-0.6(点D)。
从上可以明显得出，量化器的切换行为具有滞后现象，并由于控制信号SC的正值而显著减少。只有当滤波器信号SF的值高于值0.3或低于-0.3时，量化器才切换，并且量化器的输出中出现边沿。控制信号SC的值越大，用于量化器切换的滤波器信号SF的值应该越大。
另一方面，可以很容易的看出，当控制信号SC为负时，甚至当滤波器信号SF为零时，量化器Q很容易地在一半时钟频率处切换。在这种情况下，量化器Q、乘法器M和加法点P2一起组成振荡器，该振荡器在每个时钟脉冲处，产生边沿。但是，该大量的边沿将很快导致控制信号SC正值的形成，以至于通过上述的机制，边沿的数量将大大减少。
具有边沿密度控制器G和乘法器M的控制电路将数字输出信号SO中的边沿数量限制到某一平均值。在图1的配置中，该平均值可以很容易的找到，这是由于积分器N的输入信号的平均值必须为零(否则积分器的输出信号SC将稳定上升或下降)。例如当在具有边沿的情况下信号SE的值为1，在没有边沿的情况下该值为0时，并且当参考电压VP的值为0.2时，那么，由于积分器N的信号SE-VP应当必须具有零DC分量，所以信号SE将在20％的时钟周期中具有SE＝1，在80％的时钟周期中具有SE＝0。所以，控制电路已经减少了边沿的数量，以至于边沿只出现在20％的时钟周期中。对于更多的边沿，参考电压VP必须增加，对于更少的边沿，该电压将选择的更低。
下面描述控制电路对于转换器的最大输入信号电平的影响。
假设参考电压VP的设定使得转换器的输出信号在时钟周期的20％中具有边沿。那么该信号可以包括10个时钟周期的下述循环a.当转换器的输入信号是正极值+1，+1，+1，-1，+1，+1，+1，+1，+1，+1。该循环在10个时钟周期中具有两个边沿，以至于具有边沿的时钟周期的数量是20％。输出信号的值是9×(+1)+1×(-1)＝8，即最大值的8/10＝80％，以至于最大输入信号电平已经下降至满标值的80％。
b.当转换器的输入信号是零-1，-1，+1，+1，+1，+1，+1，-1，-1，-1。该循环在10个时钟周期中，又具有2个边沿，以至于具有边沿的时钟周期数还是20％。输出是5×(+1)+5×(-1)＝0。
c.当输入信号是负极值-1，-1，+1，-1，-1，-1，-1，-1，-1，-1。该循环在10个时钟周期中，又具有两个边沿，以至于具有边沿的时钟周期数是20％。输出信号的值是9×(-1)+1×(+1)＝-8，这又是负最大值的80％，使得最大输入电平已经下降至满标值的80％。
作为比较，假设转换器的设定使得在时钟周期的50％中出现边沿，那么可以产生下述循环a.当转换器的输入信号是正极值+1，-1，+1，+1。该循环在4个时钟周期中具有两个边沿，以至于具有边沿的时钟周期的数量是50％。输出信号的值是3×1+1×(-1)＝2，即最大值的2/4＝50％，使得最大输入信号电平已经下降至满标值的50％。
b.当转换器的输入信号是零-1，+1，+1，-1。该循环在4个时钟周期中又具有2个边沿，以至于具有边沿的时钟周期数量是50％。输出是2×(+1)+2×(-1)＝0。
c.当输入信号是负极值-1，-1，+1，-1。该循环在4个时钟周期中又具有两个边沿，以至于具有边沿的时钟周期的数量是50％。输出信号的值是3×(-1)+1×(+1)＝-2，这又是负最大值的50％，使得最大输入信号电平已经下降至满标值的50％。
这些示例清楚的表明，边沿的减少导致了输出信号中包含的最大信号电平上升。该减少也将使信号数模转换期间产生的符号间干扰进一步减少。
减少边沿的数字输出信号流SO可以应用于任何适合的数字信号处理器，诸如存储介质，在图1中由光盘J表示。从该存储介质中读出的数字信号施加于数模转换器K。通过数字信号中更均匀的边沿分布，使得DA转换器K中产生的任何符号间的干扰充分移出所感兴趣的频带，也通过该信号中边沿平均数量的减少，使得DA转换器K中产生的任何符号间的干扰充分减少。
可以注意到，在不脱离本发明保护范围的情况下，可以对边沿密度控制器G的结构作多种修改。例如，当边沿抽取器E传送的脉冲低于零且没有边沿出现时，可以偶尔省去参考电压源VP。并且，环路滤波器N不必须是积分器。二阶低通滤波器被尝试过，并发现，它比一阶低通滤波器具有更好的ISI抑制性能。在一阶或二阶低通滤波器的情况下，可以取代从低通滤波器的输入信号，而是从它的输出信号中减去参考信号VP。参考信号VP不必仅是DC值。在该参考信号中增加时间依赖型分量，可以使由元件Q、M、P2和G组成的振荡器的频谱输出分量加宽或变窄。
在图1中，本发明已经列举了模拟希格码-德尔塔调制器和模拟控制电路。本发明也适用于数字希格码-德尔塔调制器和/或数字控制电路。在那种情况下，诸如加法、乘法、低通滤波和边沿抽取的运算可以利用恰当的数字码完成。
在图3的多位希格码-德尔塔转换器中，与图1中对应的元件采用相同的参考标记。图3的转换器意在直接驱动多个1位DA转换器。该DA转换器(未示出)由多位转换器的输出端O1、O2、O3上的1位输出信号切换。转换器的输入SI是2位数字信号，该数字信号具有4个可能值0，1，2，3。这些值可以由三个1位DA转换器，以模拟形式恢复。由于这些DA转换器的参考(电流源)通常彼此间不是精确地相等，所以在数模转换期间，会出现非线性失真。这些误差可以通过公知的方法“动态单元匹配”减少。通过该方法，每个模拟参考交替切换运行，用于产生每个模拟值。
为此，图3的多位转换器有效地包括三个1位希格码-德尔塔转换器，每个1位希格码-德尔塔转换器具有自己的低通滤波器F，以及在反馈配置中具有自己的量化器，其中反馈配置具有自己的低通滤波器。三个量化器组合为矢量量化器VQ。矢量量化器包括控制器，该控制器由输入信号SI驱动，并且根据需要的DEM算法，依次控制每个量化器。
根据本发明，矢量量化器的每个1位输入包括加法点P2、边沿抽取器E、用于参考值VP的加法点P3、积分器N和乘法器M，它们之间如图1所示连接。在这种方式下，提供多位转换器，不仅执行“动态元件匹配”，以解决DA转换器的不相等的参考，而且减少了由这些DA转换器中固有的记忆效应引起的符号间的干扰。
图3的多位转换器仅通过简单的示例给出，其中该示例具有2位输入信号和3位输出。通常，具有更大数量的互连的1位希格码-德尔塔转换器，则输入和输出信号的相应位数更大。
权利要求
1.一种减少出现在1位数字信号流的数模转换中的符号间干扰的方法，所述1位数字信号流(So)的产生包括下述步骤通过低通滤波器(F)的希格码-德尔塔配置(SD)，将输入信号转换为所述1位数字信号流，该低通滤波器的输出端连接至量化器(Q)的输入端，该量化器的输出端反馈至该低通滤波器的输入端，其特征在于产生控制信号(SC)，该控制信号代表所述量化器的输出端(O)处所述1位数字信号流的边沿密度；将所述控制信号(SC)乘以所述1位数字信号流(So)；以及将乘法结果和所述低通滤波器(F)的输出一起施加于所述量化器(Q)的输入端。
2.一种1位希格码-德尔塔转换器，用于将输入信号(SI)转换成1位数字信号流(So)，所述转换器包括量化器(Q)，具有输入端和输出端；低通滤波器(F)，该低通滤波器的输出端连接至所述量化器的输入端，该低通滤波器的输入端连接至所述量化器的输出端，由此构成具有所述量化器的反馈配置；用于向所述反馈配置提供输入信号(SI)的装置(P1)；以及用于从所述量化器的输出端获得所述1位数字信号流的装置(O)，其特征在于连接至所述量化器的输出端(O)的边沿密度控制器(G)，用于提供控制信号(SC)，该控制信号指示所述1位数字信号流(So)的边沿密度；乘法器(M)，用于将所述控制信号(SC)乘以所述量化器的所述1位数字信号流(So)；以及用于将该乘法器的输出施加于所述量化器的输入端的装置(P2)。
3.如权利要求2所述的1位希格码-德尔塔转换器，其特征在于，所述边沿密度控制器(G)包括边沿抽取器(E)，其连接以接收所述量化器的所述1位数字信号流(So)；第二低通滤波器(N)，用于接收所述边沿抽取器的输出信号(SE)，并提供所述控制信号(SC)。
4.如权利要求3所述的1位希格码-德尔塔转换器，其特征在于，参考信号源(VP)，连接至所述第二低通滤波器(N)，用于为所述控制信号(SC)的电平提供参考。
5.如权利要求3所述的1位希格码-德尔塔转换器，其特征在于，所述第二低通滤波器(N)是积分器，以及将参考信号以与所述边沿抽取器脉冲相反的极性施加于该积分器的输入端。
6.一种多位希格码-德尔塔转换器，用于将输入信号(SI)转换为多位数字信号，所述转换器包括多个互连的1位希格码-德尔塔转换器，其中每个1位希格码-德尔塔转换器具有反馈配置中的低通滤波器(F)，且该反馈配置具有多个(VQ)互连的量化器装置中的一个；将输入信号施加于所述多个量化器装置的装置；和从所述多个量化器装置的输出端(O1，O2，O3)获得多位数字信号的装置，其特征在于所述多个量化器装置的每个输出端连接至边沿密度控制器(G)，用于提供控制信号，该控制信号指示所述输出端处的所述1位数字流的边沿；乘法器(M)，用于将所述控制信号乘以所述输出端的所述1位数字流；以及将乘法结果施加于所述量化器装置(VQ)的各个输入端的装置(P2)。
7.一种存储介质(J)，其上存储有至少一个1位数字流形式的信号轨道，其特征在于，包括所述信号轨道的所述1位数字流中的边沿的时钟周期数，小于所述信号轨道的所述1位数字流的总时钟周期数的40％。
全文摘要
提供一种减少符号间干扰的方法和配置，其中该符号间干扰出现在1位数字信号流的数模转换中。在希格码－德尔塔转换器中，产生1位数字信号期间，测量该数字信号的边沿密度，测量的结果与数字信号相乘，乘法结果增加至用于产生数字信号的量化器的输入端。本发明也涉及存储介质，该存储介质包括根据本发明产生的1位数字信号。
文档编号G06F1/02GK1938954SQ200580010193
公开日2007年3月28日 申请日期2005年3月23日 优先权日2004年3月29日
发明者巴斯·M·帕特 申请人:皇家飞利浦电子股份有限公司