专利名称：将dram模块连接到交换机控制系统中的dram上的方法
技术领域：
本发明涉及将DRAM(动态随机存取存储器)模块连接到包含在全电子式交换机的高级控制系统中的DRAM上的一种方法，更具体地涉及将DRAM模块连接到包含在主处理器硬件(MPH)块中并适用于在全电子式交换机中执行高级控制的主处理器与存储器管理PCB(进程控制块)板组件(MP MA PBA)的存储器部分上的一种方法。
通常，用在全电子式交换机的高级控制系统中的DRAM在扩充其存储器容量时会遇到麻烦，因为它们是固定为16M字节的。这将结合
图1详细描述，图1示出包含在一个MP MA中的一个DRAM与服务于定义DRAM的存储区的一个中央处理单元之间的关系。如图1中所示，该MP MA包含用参照数字1表示的中央处理单元。中央处理单元1服务于控制MP MA的各种单元。该MP MA还包括将中央处理单元1输出的地址数据传输到该MP MA的所要求的单元的一条地址总线2，及将中央处理单元1输出的实际数据传输到该MPMA的所要求的单元的一条数据总线3。还设置了一个控制信号发生单元4，用于接收来自中央处理单元1的控制信号，借此输出用于选择同时包含在该MP MA中的DRAM5与6的对应存储区的控制信号。DRAM5中存储有系统所需的实际程序，而DRAM6则为一16位奇偶性DRAM。在该MP MA上连接一个与该MP MA相同配置的从属MP MA。从而得到一个双MP MA配置。
由从属MP MA得到的双MP MA配置意味着它能根据情况执行主操作或从属操作。在这一配置中，主MP MA具有启动读与写两者的电路配置。
用在具有上述配置的MP MA中的各DRAM为一种交错直插式组体(zigzag-in-linepackage)型RAM(随机存取存储器)。这一RAM具有4M×36位的总存储区，其中包含4M×32位的数据区及4M×4位的奇偶性区。
中央处理单元1输出的控制信号作用在控制信号发生单元4上，后者又将该信号转换成用于分别选择DRAM5与6的存储区的控制信号。
数据DRAM5的内部存储区分成各有4M字节存储容量的许多子区。此后，这样一个子区将称作“一个体”。数据DRAM5包含四个体。
这些体是分别按照控制信号发生单元4输出的相关控制信号选择的。用于选择数据DRAM5的体的控制信号分别为信号CAS0、CAS1、CAS2与CAS3。
数据DRAM5的所有体是一起耦合在控制信号发生单元4输出的一个控制信号RAS上的。这一RAS信号与各CAS信号结合使用。各单位体构成为按照各种信号来执行其8、16与32位数据传输操作，WE0、WE1、WE2与WE3用于写操作，及一个OE信号用于读操作。为什么各单位体启动这些数据传输操作的理由是因为交错直插式组体型DRAM具有包含RAS、CAS、WE及OE的结构。所有上述信号适合于以低电平“/”进行操作。
奇偶性DRAM6具有16M位大小的存储区并操作一个控制信号CASP。这一奇偶性DRAM6存储有对应于存储在数据DRAM5中的每8位数据的奇偶性数据。当将数据写在数据DRAM5上时，与写在数据DRAM5上的该数据相关的奇偶性数据也被写在奇性DRAM6上。在读取存储在数据DRAM5中的数据时，同时读取存储在奇偶性DRAM6中的数据，以判定从数据DRAM5中读出的数据是正常的还是错误的。
关于存储区，无论所使用的数据DRAM5的存储区是4M还是16M字节体，数据DRAM5与奇偶性DRAM6总是具有下述关系，奇偶性DRAM6永远需要其全部存储区即一个16M位存储区。
然而，这是一种可观的经济损失。即使采用与其存储器相同的电路增加了数据DRAM5的存储容量，奇偶性DRAM6仍然会浪费其存储器。
同时，现在正在使用的许多全电子式交换机的MPMA PBA需要具有大于16M字节的存储器大小的DRAM。再者这一需要是一种不断增长的趋势。对于要求大于16M字节的存储器大小的高级控制系统，除了数据DRAM5之外还使用称作“MECA”的独立的板的一个PBA，这是因为具有分开的构造的数据DRAM5是固定在16M字节上的。这一PBA用于从16M字节大小扩充存储器大小。
考虑到双MP MA配置，需要与MP MA PBA相同大小的两块PBA板。然而，按照这一方法，MPMA PBA不能自己扩充其存储器大小。
因此，本发明的一个目的为解决先有技术中所存在的上述问题，以及提供一种只需通过按照DRAM模块连接技术修改连接的地址便能扩充存储器大小的存储器扩充方法。
按照本发明，这一目的是通过提供一种将一个DRAM模块连接在包含在一台全电子式交换机的一个高级控制系统中的DRAM上的方法而达到的，其中用模块型的DRAM来替代交错直插式组件型的DRAM，使得其奇偶性DRAM区与包含在DRAM中的存储区一体化，借此能够高效地管理奇偶性DRAM区中浪费的存储器部分，其中将一个公共的RAS控制信号分成分别适用于作为与其它控制信号(即CAS与WE控制信号)一起定义DRAM的各存储区的控制信号的多个信号，以及其中确定DRAM的一个基本地址以便得到容易的存储器扩充。
从下面参照附图的实施例描述中，本发明的其它目的与方面将是显而易见的，附图中图1为示出包含在一个MPMA中的一个DRAM与服务于定义该DRAM的存储区的一个中央处理单元之间的关系的方框图。
图2为按照本发明的一个MP MA的方框图，它示出包含在MP MA中的一个DRAM与服务于定义该DRAM的存储区的一个中央处理单元之间的关系；图3为展示图2中所示的DRAM的一个体连同在选择该体的有效数据时所需的控制信号的图；图4为展示按照本发明的中央处理单元与地址缓冲器的电路图；图5为展示按照本发明的用于控制DRAM及监视总线错误的电路的电路图；图6为展示用于按照图5中所示的控制单元输出的控制信号分别生成RAS与CAS地址(即实际地址)来使用DRAM的存储区的电路的电路图；图7为展示按照本发明使用的DRAM的电路图；图8为说明控制信号发生单元输出的带有一个特定地址的控制信号RAS、CAS与WE的时间关系的定时图；图9为展示按照本发明使用的DRAM的刷新空间的定时图；图10为在按照本发明的DRAM的第一存储区上执行写一个长字(4字节)的操作时所生成的信号的定时图；图11为在按照本发明的DRAM的第二存储区上执行写一个长字的操作时所生成的信号的定时图；图12为在按照本发明的DRAM的第三存储区上执行写一个长字的操作时所生成的信号的定时图；图13为在按照本发明的DRAM的第四存储区上执行写一个长字的操作时所生成的信号的定时图；图14为执行读取存储在按照本发明的DRAM的第一存储器中的一个长字(4字节)的操作时所生成的信号的定时间；图15为在按照本发明的DRAM分出的第一存储区的第二部分上执行一个写操作时所生成的信号的定时图；图16为在按照本发明的DRAM分出的第一存储区的第四部分上执行写操作时所生成的信号的定时图；图17为按照本发明在一个存储区上写入具有值“EFFFFFFF”的数据连同分别与该数据对应的一个数据总线值及奇偶校验值时所生成的信号的定时图；图18为按照本发明在一个存储区上写入具有值“FFEFFFFF”的数据连同分别与该数据对应的一个数据总线值及奇偶校验值时所生成的信号的定时图；图19为按照本发明在一个存储区上写入具有值“12345678”的数据连同分别与该数据对应的一个数据总线值及奇偶校验值时所生面的信号的定时图；图20为按照本发明读取在图19的情况中所存储的数据时所生成的信号的定时图。
图2为按照本发明的一个MP MA的方框图，其中示出了包含在该MP MA中的一个DRAM与服务于定义该DRAM的存储区的一个中央处理单元之间的关系。在图2中，与图1中相对应的部件分别用相同的参照数字表示。
如图2中所示，该MP MA包含用参照数字1表示的中央处理单元。该中央处理单元1服务于控制该MPMA的各种单元。该MP MA还包括一条地址总线2用于将地址数据从中央处理单元1输出到该MP MA的所要求的单元，及一条数据总线3用于将中央处理单元1输出的实际数据传输到该MP MA的所要求的单元。还设置了一个控制信号发生单元4用于接收来自中央处理单元1的控制信号，借此输出选择同时包含在该MP MA中的一个DRAM10的各存储区的控制信号RAS、CAS与WE。DRAM10中存储有系统所需要的实际程序及奇偶性数据。在该MP MA上连接一个与该MP MA相同配置以从属MP MA。从而得到一个双MPMA配置。
在具有上述配置的MP MA PBA中，控制信号发生单元4接收中央处理单元1输出的控制信号，借此输出用于定义与启动包含数据RAM区及将要写入奇偶性数据的区的RAM10的各存储区的控制信号。按照本发明使用的模块型DRAM包含RAS、CAS与WE。用于选择DRAM10的各存储区的控制信号包含RAS信号，即信号RAS0、RAS1、RAS2及RAS3。
这些RAS信号与相关的WE信号组合来定义该DRAM的相应数据存储区。这将在下面详细描述。
RAS与WE信号具有一个基本地址A23。
当输入信号A24与A25两者都具有低电平时，便使用DRAM10的16M字节基本体；当输入信号A24具有低电平而输入信号A25具有高电平时，便使用该DRAM10的下一个16M字节体。
当输入信号A24具有高电平而输入信号A25具有低电平时，便使用该DRAM10的下一个16M字节体；以及当两个输入信号A24与A25都具有高电平时，便使用该DRAM10中剩下的16M字节体。
当上述过程在4M字节体上执行时，将一个输入信号A21用作一个基本地址。在这个情况中，输入信号A22与A23适用于分别驱动其余的体。当上述过程在64M字节体上执行时，使用输入信号A25作为基本地址。在这一情况中，输入信号A26与A27分别适用于驱动其余的体。
从而，能够根据所使用的存储器的大小以适当的方式执行上述过程。
在选择了需要的体时，控制信号发生单元4输出的CAS信号(即控制信号CAS0、CAS1、CAS2与CAS3)结合RAS信号与WE信号指定所要求的存储区，诸如“字节”、“字”(2字节)或“长字”(4字节)，借此启动诸如写或读等所要求的操作。
下面结合用第零到第三地址分配的4字节长字的操作描述使用上述信号指定存储区的操作。如图3中所示，所有的存储区A、B、C与D的操作都是分别与控制信号CAS0、CAS1、CAS2与CAS3连同控制信号RAS0与WE0相关联的。例如，当要将某一值写在存储区B上时，便执行信号处理使得控制信号RAS0、WE0与CAS1重合在一起。对于其它的存储区，使用上述相同的方法来选择这些存储区。
供参考，Motolora型中央处理单元具有与Intel型中央处理单元的数据总线结构相反的数据总线结构。从而，在这种Motolora型中央处理单元中，对于字节操作，数据是以D31至D24的次序写入的，而对于字操作，是以D31至D16的次序的。换言之，Motolora型中央处理单元以Intel型中央处理单元相反的次序写入有效数据。
在传统的情况中独立使用的奇偶性DRAM，按照本发明是结合在DRAM10本身所占用的存储区中的。从而，本发明消除了传统情况中所包含的浪费的存储器。
下面结合图4至7描述按照本发明修改的存储器模块的电路。在图4至7中，只有两例示的芯片的主要构成元件是分别用参照数字表示的。
图4为展示按照本发明的中央处理单元与地址缓冲器的电路图。这一电路包含用于控制该系统的各种单元的中央处理单元1及用于接收中央处理单元1输出的地址数据并输出之的一个地址缓冲器1-1。按照本发明使用的中央处理单元1为680X0。
中央处理单元1具有用于输出分别与地址A0至A31(A
)相关的地址数据的输出端。中央处理单元1的这些输出端通过地址缓冲器1-1部分地耦合在DRAM或控制信号发生单元上。中央处理单元1的其余输出端耦合在其它单元(未示出)上。
中央处理单元1还以双向方式连接在数据线D0至D31(D
)上，从而它能传输数据到各种单元并从这些单元接收数据。
图5为展示用于控制DRAM10及监视总线错误的电路的电路图。这一电路包含用作接口的一个第一IC11及用作要延时的信号的延时器的一个延时单元12。该电路还包含用于发生WE信号并输出这些WE信号的一个WE信号输出IC13(这些信号是控制信号发生单元4生成的控制信号的一部分)，用于生成CAS信号并输出这些CAS信号的一个CAS信号输出IC14(这些信号是控制信号发生单元4生成的控制信号的一部分)，用于生成RAS信号并输出这些RAS信号的一个RAS信号输出IC15(这些信号是控制信号发生单元4生成的控制信号的一部分)，以及用于输出供奇偶校验用的奇偶性数据的一个奇偶性信号输出IC16。
具有上述配置的输出控制信号CAS、RAS、WE与PARITY(奇偶性)的控制信号发生单元4分别按照中央处理单元1输出的控制信号定义DRAM10的存储区。控制信号发生单元4还通过其各输出端输出指示各对应的要使用的定义的存储区的存储器大小的一个值。
图6为展示用于生成DRAM的RAS与CAS地址的电路的电路图。这一电路适用于按照图5中所示的控制单元输出的控制信号分别生成使用DRAM10的存储区的实际地址。该电路包含用于输出分别与RAS与CAS信号相关联的地址信号的一个RAS与CAS地址发生单元17，以及用于分别接收RAS与CAS地址发生单元17输出的地址信号及控制信号发生单元4输出的控制信号RAS、CAS与WE，并输出这些信号到相关存储区的一个缓冲器单元17-1。具有这种配置的电路在对其输入/输出端VBA、BA、A、CAS、RAS、WE、MAA、MCAS、MWE及MRAS的控制下接收与发送数据与地址信号。
另一方面，图7为展示按照本发明使用的DRAM10的电路图。DRAM10耦合在32条数据总线(MD
)、11条地址总线(MAA
)、MRAS总线、MCAS总线、MWE总线及用于发送与接收奇偶性数据的PD总线上。从而，在用户操纵该系统时，这一DRAM10是可操作的。虽然在图7中示出了一个DRAM，四个DRAM可以按照控制信号CAS0、CAS1、RAS0与RAS1互相连接。对于地址扩充，可使用更多数目的DRAM。
下面结合分别示出在图8至20中的定时图描述在其中按照本发明将DRAM10分成多个存储区的控制系统。这些定时图是基于在31.9488MHZ的工作频率上测定的信号的，这一频率与用在本发明的中央处理单元中的频率相同。
图8为说明从控制信号发生单元输出的带有一个特定地址的控制信号RAS、CAS与WE的关系的定时图。在本例中，这些控制信号适用于选择DRAM10的存储区BANK0。这可以在信号/RAS0、A24与A25的时钟的基础上确定。由于所有上述三个时钟一律具有低电平，从以上的描述中便能得出所选择的存储区为BANK0。
信号/RAS0、CAS3及/WE0是在它们为低电平时激活的。如图8中所示，所有这些信号的时钟都是低电平。信号/RAS0、/CAS3及/WE0的激活意味着数据写在存储区BANK0的总分D上。
沿图8中部所画的线表示各时钟的触发点。
图9为展示按照本发明使用的DRAM10的刷新空间的定时图。刷新是在各时钟不降到其低电平的一个位置上生成的。所有时钟具有相同的刷新位置。
给出这一刷新的理由是因为当所使用的RAM为一个动态型RAM时，除非在一定的时间间隔上重写其内容，它所存储的内容有可能丢失。为了防止丢失所存储的数据，周期性地重新存储这些数据。
图10为在DRAM10的存储区BANK0上执行写一个长字(4字节)的操作时所生成的信号的定时图。由于存储区BANK0是第一存储区，信号A24与A25是以低电平输入的。指示所定义的存储区的信号RAS0是以低电平输入的。分别指示存储区BANK0的部分A、B、C与D的信号CAS0、CAS1、CAS2、CAS3也是以低电平输入的。
信号/WE0也以低电平输入。这意味着数据是写在存储区BANK0上的。
图11为在DRAM10的存储区BANK1上执行写一个长字的操作时所生成的信号的定时图。由于存储区BANK1是第二存储区，信号A24是以高电平输入的。反之，信号A25是以低电平输入的。指示所定义的存储区的信号RAS1是以低电平输入的。分别指示存储区BANK1的部分A、B、C与D的信号CAS0、CAS1、CAS2与CAS3也以低电平输入。
信号/WE1也以低电平输入。这意味着数据写在存储区BANK1上。
图12为在DRAM10的存储区BANK2上执行写入一个长字的操作时所生成的信号的定时图。由于存储区BANK2是第三存储区，信号A24是以低电平输入而信号A25则以高电平输入。指示所定义的存储区的信号RAS2是以低电平输入的。分别指示存储区BANK2的部分A、B、C与D的信号CAS0、CAS1、CAS2与CAS3也是以低电平输入的。
信号/WE2也以低电平输入。这意味着数据是写在存储区BANK2上的。
图13为在DRAM10的存储区BANK3上执行写入一个长字的操作时所生成的信号的定时图。由于存储区BANK3是第四存储区，信号A24与A25是以高电平输入的。指示所定义的存储区的信号RAS3是以低电平输入的。分别指示存储区BANK3的部分A、B、C与D的信号CAS0、CAS1、CAS2与CAS3也是以低电平输入的。
信号/WE3也以低电平输入。这意味着数据是写在存储区BANK3上的。
图14为执行读取存储在DRAM10的存储区BANK0中的一个长字(4字节)的操作时所生成的信号的定时图。由于存储区BANK0是第一存储区，信号A24与A25是以低电平输入的。指示所定义的存储区的信号RAS0是以低电平输入的。分别指示存储区BANK0的部分A、B、C与D的信号CAS0、CAS1、CAS2与CAS3也是以低电平输入的。
信号/WE0是以高电平输入的，这意味着所执行的是读取存储在存储区BANK0中的数据的操作。
图15为在执行从DRAM10分出的存储区BANK0的部分B的写入操作时所生成的信号的定时图。由于存储区BANK0是第一存储区，信号A24与A25是以低电平输入的。指示所定义的存储区的信号RAS0是以低电平输入的。指示存储区BANK0的部分B的信号CAS1也是以低电平输入的。
信号/WE0也以低电平输入。这意味着数据是写在存储器BANK0上的。
从而，各体的部分是分别按照对应的CAS信号定义的。存储区的部分A与C是与上述相同的方式定义的。
图17为在存储区上分别写入数据及对应于该数据的数据总线值与奇偶校验值时所生成的信号的定时图。在本例中，要写入的数据的值为“EFFFFFFF”。
参见该定时图，能够理解，由于信号A24与A25是以低电平输入的，写入数据的存储区是第一存储区BANK0。指示所定义的存储区的信号RAS0是以低电平输入的。同时能够发现，指示存储区BANK0的部分D的信号CAS3是以低电平输入的，指示执行写操作的信号WE0是以低电平输入的。
在本例中，用于写入奇偶性数据的信号PD0至PD3也写入。信号PD0具有值“EF”。该值对应于二进制数“11101111”，它具有一个指示奇偶校验值为一个奇数的奇数值。相应地该信号是以低电平输入的。
剩下的信号具有值“FF”。该值对应于二进制数“11111111”，它具有指示奇偶校验值为一个偶数的偶数值。相应地，这些信号是以高电平输入的。
图18为在一个存储区上写入具有值“FFEFFFFF”的数据连同分别对应于该数据的数据总线值及奇偶校验值时所生成的信号的定时图。
参见该定时图，能够理解，由于信号A24与A25是以低电平输入的，写入数据的存储区是第一存储区BANK0。指示所定义的存储区的信号RAS0是以低电平输入的。也能发现，指示存储区BANK0的部分D的信号CAS3是以低电平输入的。指示执行写操作的信号WE0是以低电平输入的。
在本例中，同时输入用于写入奇偶性数据的信号PD0至PD3。信号PD0具有值“FF”。该值对应于二进制数“11111111”，它具有指示奇偶校验值为一个偶数的偶数值。相应地，该信号是以高电平输入的。反之，信号PD1具有值“EF”。该值对应于二进制数“11101111”，它具有指示奇偶校验值为一个奇数的奇数值。相应地，该信号是以低电平输入的。
剩下的信号具有值“FF”。该值对应于二进制数“11111111”，它是一个指示奇偶校验值为一个偶数的偶数值。相应地，这些信号是以高电平输入的。
图19为在一个存储区上写入具有值“12345678”的数据连同分别对应于该数据的数据总线值与奇偶校验值时所生成的信号的定时图。
参见该定时图，能够理解，由于信号A24与A25是以低电平输入的，写入数据的存储区是第一存储区BANK0。指示所定义的存储区的信号RAS0是以低电平输入的。也能发现指示存储区BANK0的部分D的信号CAS3是以低电平输入的。指示执行写操作的信号WE0是以低电平输入的。
在本例中，同时输入用于写入奇偶性数据的信号PD0至PD3。信号PD0具有值“12”。该值对应于二进制数“00010010”，它具有指示奇偶校验值为一个偶数的偶数值。相应地，该信号是以高电平输入的。反之信号PD1具有值“34”。该值对应于二进制数“00110100”，它具有指示奇偶校验值为奇数的奇数值。相应地，该信号是以低电平输入的。
剩下的信号具有值“56”与“78”。这些值对应于二进制数“01010110”及“01111000”，它们各具有指示各对应的奇偶校验值为偶数的偶数值。相应地，这些信号是以高电平输入的。
图20为读取在图19的实例中所存储的数据时所生成的信号的定时图。指示存储区BANK0，具体地其部分D的信号A24、A25、RAS0与RAS3是以低电平输入的。由于指示写操作的信号WE是以高电平输入的，便读取存储在DRAM的奇偶性区中的数据。该数据用作对一个电路的输入信号，该电路适用于执行奇偶检验以确定该数据是否正确。
从以上的描述中显而易见，本发明消除了在将所使用的DRAM分成数据与奇偶性区的传统情况中所包含的浪费的存储器。按照本发明，将DRAM从交错直插式组件型转换成模块型。从而有可能消除将存储器大小固定在16M字节上的传统情况中扩充存储器大小时使用附加板所导致的麻烦。按照本发明，存储器大小能扩充到带有4M字节的体的16M字节以及到带有64M字节的体的256M字节。以这一方式，便有可能将存储区扩充到DRAM模块所支持的大小。从而，本发明支持存储器的高效利用。
如上所述，按照本发明便有可能高效地存储数据而不浪费存储器。按照本发明，可以不使用任何附加的板而只用简单的地址修正便能扩充存储器大小。从而获得经济效益。
虽然已经为例示的目的公开了本发明的较佳实施例，熟悉本技术的人员将会理解，可以不脱离所附的权利要求书中所公开的发明范围与精神而有可能作出各种修改，增加与替代。
权利要求
1.一种将一个DRAM模块连接到一台全电子式交换机的高级控制系统中所包含的一个DRAM上的方法，其中具有交错直插式组件类型的DRAM被模块类型的DRAM所取代，从而其奇偶性DRAM是与包含在DRAM中的存储区一体化的，借此能够高效地管理奇偶性DRAM区的浪费的存储器部分，其中将一个公共的RAS控制信号分成多个信号，这些信号分别适合于连同其它控制信号用作定义DRAM的相应存储区的控制信号，以及在其中确定了一个DRAM的基本地址以获得容易的存储器扩充。
2.按照权利要求1的方法，其中采用基本地址的存储器扩充通过简单地以下述方式修改地址便能得到DRAM摸块所支持的存储区大小当要求将存储器扩充到16M字节时，便采用4M字节存储区的一个地址及两个与之相关联的地址；当要求将存储器扩充到64M字节时，便采用一个16M字节存储区的地址及两个与之相关联的地址；以及当要求将存储器扩充到256M字节时，便有用一个64M字节存储区的地址及两个与之相关联的地址。
3.按照权利要求2的方法，其中该基本地址是以下述方式和与之相关联的地址相结合来定义DRAM的存储区的当两个相关联的地址都具有低电平时使用DRAM的第一存储区；当相关联的地址中的第一个具有高电平而第二个相关联的地址具有低电平时使用DRAM的第二存储区；当第一个相关联的地址具有低电平而第二个相关联的地址具有高电平时使用DRAM的第三存储区；以及当两个相关联的地址都具有高电平时使用DRAM的第四存储区。
4.按照权利要求1的方法，其中利用分开的RAS控制信号来定义DRAM的存储区是以下述方式进行的当RAS控制信号中的第一个启动时，便选择DRAM的第一存储区；当RAS控制信号中的第二个启动时，便选择DRAM的第二存储区；当RAS控制信号中的第三个启动时，便选择DRAM的第三存储区；以及当RAS控制信号中的第四个启动时，便选择DRAM的第四存储区，并且其中的RAS控制信号是在低电平上启动的。
5.按照权利要求1的方法，其中由相关联的RAS控制信号与地址信号定义了DRAM区之一以后，由CAS控制信号中被启动的一个指定所定义的DRAM区的部分之一，以将数据写在其上。
6.按照权利要求5的方法，其中DRAM区的指定部分上的写与读操作是由WE控制信号中被启动的一个所启动的。
7.按照权利要求3至6中任何一项的方法，其中当与基本地址相关联的两个地址都具有低电平，且RAS控制信号中的第一个为低电平，CAS控制信号中的第一个为低电平，以及WE控制信号中的第一个为低电平时，则启动在DRAM中的第一存储区的第一部分上写数据时的信号输入，以及其中与第一存储区的情况中相同的方式启动在DRAM中的其余存储区的各第一部分上写数据时的信号输入。
8.按照权利要求7的方法，其中当与基本地址相关联的两个地址都具有低电平，且RAS控制信号中的第一个为低电平，CAS控制信号中的第二个为低电平，及WE控制信号中的第一个为低电平时，则启动在DRAM中的第一存储区的第二部分上写数据时的信号输入，以及其中与第一存储区的情况中相同的方式启动在DRAM中的其余存储区的各第一部分上写数据时的信号输入。
9.按照权利要求8的方法，其中当与基本地址相关联的两个地址都具有低电平，且RAS控制信号中的第一个为低电平，CAS控制信号中的第三个为低电平，及WE控制信号中的第一个为低电平时，则启动在DRAM中的第一存储区第三部分上写数据时的信号输入，以及其中与第一存储区的情况中相同的方式启动在DRAM中的其余存储区的各第一部分上写数据时的信号输入。
10.按照权利要求9的方法，其中当与基本地址相关联的两个地址都具有低电平，且RAS控制信号中的第一个为低电平，CAS控制信号中的第四个为低电平，及WE控制信号中的第一个为低电平时，则启动在DRAM中的第一存储区的第四部分上写数据时的信号输入，以及其中与第一存储区的情况中相同的方式启动在DRAM中的其余存储区的各第一部分上写数据时的信号输入。
11.按照权利要求1的方法，其中在用相关联的RAS、CAS与WE信号指定了要写入数据的奇偶性DRAM区中的一个部分之后，便输出一个对应于所指定的奇偶性DRAM区部分的奇偶性数据信号，以便能将它写入。
全文摘要
将DRAM模块连接到包含在主处理器硬件块中并适用于执行交换机中的高级控制的一个主处理器与存储器管理PCB板组件的存储器部分上的方法。用模块型的DRAM取代交错直插式组件型DRAM，从而其奇偶性DRAM区是与包含在DRAM中的存储区一体化的。将一个公共的RAS控制信号分成多个信号，分别适用于作为连同其它控制信号来定义DRAM的相应存储区的控制信号。确定了DRAM的一个基本地址以获得容易的存储器扩充。
文档编号G11C7/00GK1138718SQ9610328
公开日1996年12月25日 申请日期1996年3月7日 优先权日1995年3月7日
发明者金珍基 申请人:现代电子产业株式会社