专利名称：装有供快速存取用的数据输出通路的半导体存储器的制作方法
技术领域：
本发明涉及一种半导体存储器，具体地说，涉及一种装有扩充数据输出方式期间用以进行高速输出操作的数据输出通路的半导体存储器。
这项关于装有供高速输出操作用的数据输出通路的半导体存储器的专利申请是根据韩国专利申请29572/1995提出的，这里也把该专利申请包括进来，供各种用途参考用。
要改进半导体存储器的质量，除提高半导体存储器的集成度外，重要的一点是高速输出数据。为达到此目的，历来在简化数据输出步骤或尽可能缩短输出通路方面进行了改进性的研究。然而，随着半导体存储器功能逐步多样化，半导体存储器的结构设计得越来越复杂，从而产生了这样的问题要在半导体存储器如此复杂的结构以下高速输出数据相当困难。为使半导体存储器快速工作而进行的种种尝试中，有一种是在正常方式的操作中采用各种操作方式，例如四位组方式、页面方式和扩充数据输出方式，且在一个存取周期期间存取多个数据位。在普通正常方式的情况下，输出数据的一般步骤是使数据在列地址选通(以下称CASB)信号的预充电区处于三态状态，然后在该列出址选通CASB信号起作用时接收地址输入，从而将收到的地址输入输出出去。另外，在扩充数据输出方式(以下称EDO)期间，在列地址选通CASB信号的预充电区也保持同样数据的同时，若下一个周期产生的输出数据的状态与以前的数据同，则保持该信号的状态原封不动。另一方面，若其中产生的输出数据的状态与以前的数据同，同将输出数据全面转移。因此，扩充数据输出方式EDO的好处是，由于输出数据甚至在列地址选通CASB信号的预充电区也维持与以前的数据一样，因而可以缩短页面周期。
图1是本发明输出数据各步骤的示意图。
参看图1。为方便起见，假设选取存储器12，这时若用以从系统(图中未示出)进行读出操作的控制信号[例如行地址选通(以下称RASB)信号或列出地址选通CASB信号]触发成逻辑“低”电平，则产生各种与上述控制信号同步的内部控制信号，从而顺次按给定的定时控制加以控制，进行读出操作。在一般的半导体存储器中，基本上采用地址多种转换系统来减小芯片的体积，其中同一地址线由行地址选通信号RASB信号或列地址选通CASB信号控制，所输入的地址则分别识别成行地址或列地址。这样，当指定行地址时，选取该行地址相应的既定字线同时升压字线电压加到字线上，从而使单元数据和位线分享电荷。任意选取某一字线且使两者分享电荷时，一对位线BLi与BLi之间产生既定电平的电压差。读出放大器(P-S/A和N-S/A)14和16读出并放大上述两位线之间的电压差，然后提高该对位线之间的电压。就是说，电荷分享操作之后，一对位线BLi和BLi分别在N型读出放大器和P型放大器进行负放大和正放大操作，且分别提高到供电电压VCC的电平和地电压VSS的电平。位线BLi与BLi之间的电压充分提高到CMOS电平之后，在列解码器(图中未示出)中对任一列地址进行解码且启动相应的列选择线(以下称CSL)时，就选取了给定的列选择18和20，从而使该对位线BLi和BLi之间的电压可以传送到一对输入/输出线路IOi和IOi，进而可将所传送的电压加到第一数据通路上。第一数据通路的电压再次在输入/输出线路读出放大器(IO S/A)34经读出和放大后发送到第二数据通路。这里，PMOS晶体管P1到P2分别预先充电第二和第三数据通路。这时，当控制信号PFDBSi1和PFDBSiB1传送到传输门38的门电路时，加到第二数据通路的数据就传送到第三数据通路，同时暂存入锁存电路40中。接着，第三数据通路的电压经中继器42传到第四数据通路，第四数据通路的电压传送到数据输出缓冲器44。数据输出缓冲器44根据控制信号PTRST的输入输出加到第四数据通路各数据相应的输出数据DOUT。上述输出数据DOUT经焊接点(图中未示出)传送到芯片外部。这样就完成了读取1位数据的读操作。
然而，在图1所示的现有技术电路中，尽管列地址选通CASB信号和行地址选通RASB信号同时维持其预充电状态，控制信号PTRST处于启动状态时，数据输出缓冲器不起作用。在上述电路处于扩充数据输出方式EDO期间，即使列地址选通CASB信号转入预充电状态，列地址选通CASB信号也应继续使其保持和以前的数据一样。因此，虽然列地址选通CASB信号采用与列地址选通CASB信号预加到安置在第二数据通路与第三数据通路之间的传输门38和锁存电路40上，但还是要继续保持以前的数据，维持有效数据。在上述电路中，当想用与列地址选通CASB信号同步的控制信号输出下一个数据时，有这样的问题存取时间可能延长。就是说，有效数据由第二数据通路与第三数据通路之间的传输门加到第四数据通路上。这时，延迟时间可能比正常方式的长。
因此，本发明的目的是提供装有快速存取用的数据输出通路的半导体存储器。
按照本发明，上述目的可通过这样一种装有在给定操作方式下高速存取数据用的数据输出通路的半导体存储器储诸实现，该半导体存付器具有多个存储单元，连接在一对位线与一对字线之间；一个位线读出放大器，用以将所选取的位线对的电压第一次放大到给定电压；若干列选择门，用以根据列选择信号有选择地连接位线和输入/输出线路；一个输入/输出线路读出放大器，与第一数据通路的输出端连接，用以将第一数据通路的电位第二次放大到给定的电压电平；第二数据通路，与输入/输出线路读出放大器的输出端连接；若干传输门，与第二数据通路的输出端连接，用以根据给定的地址信号有选择地导通；一个锁存电路，与传输门的输出端连接，用以在给定时间期间存付第二数据通路的输出；第三数据通路，与锁存电路的输出端连接；一个中断器，与第三数据通路的输出端连接；第四数据通路，与中断器的输出端连接；和一个数据输出缓冲器，与第四数据通路的输出端连接，用以根据给定的控制信号将加到第四数据通路的数据传送到芯片外；所述半导体存储器的特征在于，配备有一个开关装置和一个锁存装置；开关装置接第四数据通路的输出端，且根据给定的控制信号导通；锁存装置连接在开关装置的输出端与数据输出缓冲器之间。
结合附图参阅下面的详细说明可以更好更全面地理解本发明及其许多优点。附图中图1是现有技术输出数据各步骤的示意图；图2是本发明输出数据各步骤的示意图。
图3是说明在EDO方式时的读周期的时序图。如图3所示，因为用来执行第四数据通道传输操作的传输门46是由根据CASB信号产生的信号PCD控制的，所以读操作执行得比先有技术的DOUT定时要快时间间隔E。
图4是说明OEB(输出启动条)控制的数据输出关系的时序图。在信号PDOPD为逻辑电平“H”电平的时间间隔，输出DOUT。相反，在信号PDCPD为逻辑电平“L”的时间间隔T1时，输出PDOPD。这就是为何NMOS晶体爱1被接通和反相器12的输出节点到达地电平的原因。
应该指出，在所有的附图中，同样的编号和文字用来表示具同样功能的同类或等效元件。此外，在下面的说明中，为更全面理解本发明进行了许多具体细节的说明。但本技术领域的行家们都知道，没有这些具体细节也同样可以实现本发明。
本发明对那些大家熟知的功能和结构不作详细的说明，以免使本发明的主题不必要地变得模糊。
图2是本发明输出数据各步骤的示意图。
图2的结构基本上与图1相同，只是在第四数据通路与数据输出缓冲器之间连接有根据给定控制信号(例如列地址选通CASB信号)确定导通/不导通的传输46和锁存电路48。锁存电路包括用来接收信号PDOPD的反相器11，12和13及NMOS晶体管1，晶体管1的门极与反相器13的输出端相连。
此外，图2所示电路的工作过程也与图1所示现有技术的数据输出通路类似。这里，假设选取存储器12时，各种控制信号就根据行地址选通RASB信号和列地址选通CASB信号产生，从而进行所要求的读出操作。指定行地址时，就选取该行地址相应的给定字线，于是经升压的字线电压就加到字线上，从而使电荷在单元数据与位线之间公用。选取任意字线且在单元数据与位线之间共享电荷时，在一对位线BL与BL之间就产生给定电平的电压差。读出放大器(P-S/A和N-S/A)14和16读出并放大各位线之间的上述电压差，然后提高其间的电压。就是说，电荷分享操作之后，一对位线BL和BLi分别在N型读出放大器中进行负放大，在P型读出放大器中进行负放大，然后分别提高到供电电压VCC的电平和地电压VSS的电平。位线BLi和BLi之间的电压充分提高到CMOS的电平之后，当任意列地址在列解码器(图中未示出)中解码且相应的列选择线(以下称CSL)起作用时，就选取给定的列选择门18和20，从而使该对位线BLi和BLi之间的电压可传送到一对输入/输出线路IOi与IOi之间，从而使所述传送的电压可加到第一数据通路。第一数据通的电压再次在输入/输出线路读出放大器(IOS/A)34中读出和放大之后发送到第二数据通路。第一数据通路是用来向IO线发送数据，第一数据通路连接到放大单元，第三数据通路由第一开关选择，第四数据通路相应于由转发器输出缓冲器的通路，信号PDOPi和PDOPiD是DO线的预充电信号，信号PFDBSi选择IO线组作为用来把DO线传输到DO驱动器的开关信号，信号PCD和PCDB有CASB信息和信号PDOPD有OEB信息。这时，当控制信号PFDBSi1和PFDBSiB1传送到传输门38的门电路时，加到第二数据通路的数据就传送到第三数据通路，并同时暂存入锁存电路40中。接着，第三数据通路的电压经中继器42传送到第四数据通路，第四数据通路的电压则传送到数据输出缓冲器44。数据输出缓冲器44根据控制信号PTRST的输入输出加到第四数据通路的数据相应的数据DOUT。上述输出数据DOUT经焊接点(图中未示出)传送到芯片外。这样就完成了读取1位数据的读出操作。
在本发明上述的最佳实施例中，传输门36和38根据地址信号在列地址选通CASB信号起作用之前将在第一数据通路的数据传送到第四数据通路，而传输门46只在EDO模式时由列地址选通信号接通，从而将数据加到数据输出缓冲器。
因此，与现有技术相比，在扩充数据输出方式期间进行存取操作时，可以节省3或4毫微秒的时间。所以，传输门46系设计得使其在正常方式而不是DEO方式下始终保持导通状态。
最后，综上所述可以看出，本发明的半导体存储器既能进行现有技术同样的操作，又同时能在扩充数据输出方式下高速存取数据。
上面已就本发明认为是最佳的一些实施例举例说明，但本技术领域的行家们都知道，在不脱离本发明实际范围的前提下，是可以对上述实施例进行种种更改和修改，用等效元件代替相应元件的。此外，在不脱离本发明主要范围的前提下，为适应本发明教导的具体情况是可以对上述实施例进行多种修改的。因此，本发明并不局限于这里所公开的具体最佳实施例，本发明包括所有属于本说明书所附权利要求书范围内的实施例。
权利要求
1.一种装有在给定操作方式下高速存取数据用的数据输出通路的半导体存储器，各数据通路包括下列串联连接的各部分第一电流控制装置，响应给定的地址信号；第一锁存装置；一个中继器；第二电流控制装置，响应给定的控制信号；第二锁存装置；和数据输出缓冲器。
2.如权利要求1所述的半导体存储器，其特征在于，它具有多个存储单元，各存储单元连接在各对位线与各字线之间。
3.如权利要求2所述的半导体存储器，其特征在于，各对位线有一个位线读出放大器，用以将各对位线的电压放大到给定的电平。
4.如权利要求2或权利要求3所述的半导体存储器，其特征在于，它具有多个列选择门用以根据列选择信号有选择地连接所述位线和输入/输出线路。
5.如权利要求4所述的半导体存储器，其特征在于，各对输入/输出线路有一个输入/输出线路读出放大器供将该对输入/输出线路的电压放大到给定的电压电平。
6.如权利要求5所述的半导体存储器，其特征在于，它具有第二数据通路与各输入/输出线路读出放大器的输出端连接，第一电流控制装置的传输门接第二数据通路的输出端。
7.如权利要求6所述的半导体存储器，其特征在于，第一锁存装置的锁存电路与传输门的输出端连接供在给定时间存储第二数据通路的输出用。
8.如权利要求7所述的半导体存储器，其特征在于，它有第三数据通路连接在锁存电路的输出端与中继器之间。
9.如权利要求8所述的半导体存储器，其特征在于，它有第四数据通路连接在中继器的输出端与第二电流控制装置之间，第二电流控制装置的第二传输门接第四数据通路的输出端。
10.如权利要求9所述的半导体存储器，其特征在于，数据输出缓冲器适宜根据给定的控制信号将通过第二传输门的数据发送到存储器外。
11.如以上任一权利要求所述的半导体存储器，其特征在于，所述给定的控制信号为列地址选通信号。
12.如以上任一权利要求所述的半导体存储器，其特征在于，所述给定方式为扩充数据输出方式。
13.基本上如说明书中参看附图的图2所示的半导体存储器。
14.一种半导体存储器，有一个中继器供接收存储单元通过数据输出线路输出的数据并将所述收到的数据提供给一个数据输出缓冲器，其特征在于，它包括一个开关装置，安装在所述中继器的所述数据输出线路与所述数据输出缓冲器之间，用以在与正常读出方式不同的预定数据输出方式下根据列地址选通的相关信号使所述中继器的输出数据通过其输出端以确保数据的快速存取；和一个锁存装置，并联连接在所述开关装置的所述输出端与所述数据输出缓冲器之间，从而暂时锁存所述输出端的数据。
15.如权利要求14所述的半导体存储器，其特征在于，所述锁存装置装有输入控制装置，供确定所述数据的输出用，确定的方式是根据在与所述预定的数据输出方式不同的另一数据输出方式提供的输出起动响应信号控制所述数据输出缓冲器的输入方式进行的。
全文摘要
一种装有高速存取数据用的数据输出通路的半导体存储器，包括多个存储单元，一个位线读出放大器，多个列选择门，一个输入/输出线路读出放大器，第二数据通路，多个传输门，一个锁存电路，第三数据通路，一个中继器，第四数据通路，和一个数据输出缓冲器；所述半导体存储器还配备有一个开关装置和一个锁存装置，开关装置与第四数据通路的输出端连接，锁存装置连接在开关装置的输出端与数据输出缓冲器之间。
文档编号G11C11/409GK1155151SQ96113410
公开日1997年7月23日 申请日期1996年9月11日 优先权日1995年9月11日
发明者辛尚佶, 姜京雨 申请人:三星电子株式会社