专利名称：用于硬盘驱动器读/写磁头互联的多迹线传输线的制作方法
本专利申请与题为“具有调整阻抗的集成化导体悬浮支承结构”。申请时间为1996年10月3日、申请号为08/720 836的共同未决美国专利申请相关，后者是申请时间为1996年3月25日、申请号为08/62 431的美国专利申请的部分继续申请，其分开被引入本文以供参考。本专利申请还与题为“用于最优化电参数的具有多层集成化导体迹线阵列的悬浮支承结构”、申请时间为1996年10月3日、申请号为08/720833的共同未决美国专利申请相关，其公开被引入本文以供参考。此外，本专利申请还与题为“具有自屏蔽式集成化导体迹线阵列的悬浮支承结构”、申请时间为1996年10月3日、申请号为08/724978的共同未决美国专利申请相关，其公开被引入本文以供参考。
本发明一般涉及用于将读/写磁头连接至前置放大器/驱动器电路的平面交错式迹线互联结构，其中迹线互联结构产生降低的感抗和特征阻抗，以使磁致电阻薄膜磁头与前置放大器精确匹配。
现代的磁盘驱动器通常包括旋转刚性存储盘片和用于将数据传感器定位于不同径向位置的磁头定位器，其中径向位置与盘片旋转轴有关，因而在盘片的每个记录表面确定了大量的同心数据存储磁道。磁头定位器通常称为致动器。虽然现有技术中有很多种致动器结构，但最常用的是轴向旋转音圈式致动器，这是由于其具有简单、高性能的优点以及可围绕其旋转轴保持质量平衡的能力，后一点对于提高致动器的抗干扰能力很重要。通常采用磁盘驱动器内的闭环伺服系统来控制音圈式致动器，从而使磁头相对于磁盘表面定位。
通常将单或双元件结构的读/写传感器安置在一陶瓷滑臂结构上，该滑臂结构具有一个气垫支承面，用以将传感器支承在距运动记录媒体表面一微小距离处。空气支承滑臂和读/写传感器组合起来称为读/写磁头或记录磁头。通常单一读/写元件结构需要两条连接线而具有分离的读元件和写元件的双元件结构需要四条连接线。双元件式磁致电阻型(MR)磁头通常特别要求4条线。MR读元件通常制成为薄膜电阻，其电阻在磁场中可发生轻微变化。例如当一恒定电流通过MR读元件时，磁通变化导致电阻变化，然后检测该变化并利用前置放大器放大，成为电压变化值，由于MR读元件是低阻值电阻(例如20到40欧)，其本质上是一信号源加噪声源，重要的是这个源要与所连接的前置放大器的输入端相匹配。为了与MR读元件的低阻抗相匹配以及将调制信号输送到前置放大器而不含增加损耗、注入噪声、尖脉冲或回响振荡，需要低电抗、低电阻的传输线。
正如Bennin等人的题为“支架式挠性和电气互连组件”，申请号为5491 597的美国专利所述公开的现有技术方案要求采用一种弹性材料作为导电迹线层，例如铍-铜合金，该材料具有例如比纯韧化铜更高的电阻。纯韧化铜在高频下是一种令人满意的电导体，然而，另一方面，它呈现高延伸性而不是类似弹簧的机械回弹性，因此它缺少互连迹线材料所需的机械弹性。由纯铜镀在基层(例如镍层)上制成的迹线具有比按Bennin等人的方法制成的铍-铜合金更低的电阻。
这些混合式挠性结构使用了相当长的平行走向导电迹线对或4条导线组，这些迹线对或导线组从挠性件的远端，即磁头安装端的焊盘延伸到挠性件的近端，从而形成一条信号通道或工作回路，该通道或回路由读/写磁头相关的悬浮支承结构的长度方向延伸到一定距离之外的前置放大器或读出信道芯片。
以前，由Bennin等人的专利所提出的那种绞线对和简单的双迹线聚酰亚胺挠性线路传输线具有相对较高的特征阻抗(通常在80到150欧量级)，绞线对导体对于各个装置变化是很宽的，这取决于绞线的节距及其它变量。现有技术的绞线对和双迹线挠性线路的高感抗与前置放大器电路的输入电容相结合时，在读信道的频带(例如80到260MHZ)附近产生明显的尖峰现象。当受到数据信号激励时，传输网络产生回响振荡响应，使数据脉冲不对称和产生虚假数据。MR磁头和前置放大器匹配不良也造成对噪声的敏感。因此，迄今为止一直存在对低感抗和低特性阻抗的迹线导体阵列结构的需求，以便与MR读元件的低阻抗(约30欧)更匹配，从而使该系统成为串级端接的及无尖峰干扰或不充分阻尼的系统，但该需求并未解决。
本发明的总目的是提供一种由在单一平面上对称排列的多条交错迹线导体构成的集成化传输线阵列结构，该阵列结构用于将双元件读/写磁头中的读元件与磁盘驱动器中的前置放大器电路相互电连接，本发明能克服现有技术的局限性和缺点。
因此，一种用于将读/写传感头与读/写电路电互连的低电感迹线阵列结构包含一个绝缘支承基片；多个公共连接的第一导电迹线及至少一个第二导电迹线。其中第一导电迹线位于绝缘支承基片上并包含一个第一信号导体；第二导电迹线也位于绝缘支承基片上，该基片与相邻的多个第一导电迹线所在的绝缘支承基片呈对称平面交错关系。另外，第二导电迹线包含一个第二信号导体，从而，第一和第二信号导体可以将传感头中的至少一个读和写元件连接到读/写电路上。
从发明本身来讲，第二导电迹线的横截面积最好近似等于多个公共连接的第一导电迹线的横截面积之和。
作为本发明的一个相关方面，与第一导电迹线同数量的多个第二导电迹线布置在绝缘支承基片上。各第二迹线与各第一迹线对称间隔和交错排列，并且所有迹线处在同一迹线平面内。作为本发明的另一个相关方面，各对第一导电迹线在阵列结构的一端，用排列在绝缘支承结构上的桥接迹线互连，在阵列结构的另一端，用横跨一个迹线的导电桥接通道互连，该迹线是多个第二导电迹线中的一个交错迹线；各对第二导电迹线在上述相反的一端，用横跨一个迹线的导电桥接通道互连，该迹线是多个第一导电迹线中的一个交错迹线。
一种集成化的具有低电感的挠性件/导体结构，用于支承与存储介质邻近的多元件读/写磁头/滑臂组件和用于将磁头中的读元件和读电路电互连；该挠性件/导体结构包含一个通常为平面形的导电挠性元件，该挠性元件具有支承邻近相对运动的数据存储磁盘的读/写磁头/滑臂结构；还包括一个排列在该挠性元件上的第一电绝缘层以及多个公共连接的第一导电迹线，这些迹线排列在第一电绝缘层上并包含一个第一信号导体；还包括至少一个第二导电迹线，该迹线排列在第一电绝缘层上，与多个第一导电线条中相邻的线条成对称平面交错关系并包含一个第二信号导体。
作为本发明的再一个方面，一种用于存储和复制信息的磁盘驱动器包括一个磁盘驱动器基座；一个以可旋转方式安装在该基座上并且用磁盘主轴电动机驱动旋转的存储磁盘，一个用于在极其接近磁盘存储表面处悬浮的滑臂；双元件式磁致电阻型读/感抗型写磁头，该磁头用于由存储磁盘读出信息和向其写入信息；还包括一个可动致动器，该致动器安装在基座上，用于有选择地将磁头相对于存储磁盘的径向定位；还包括一个读前置放大器/写驱动电路，该放大器/电路安装在致动器上用于与磁头通信，最后包括一个集成化的导体悬浮支承结构，该支承结构连接到致动器上，用于支承邻近存储磁盘的磁头以及用于将磁头和读前置放大器/写驱动器电路电互连。在该磁盘驱动器中，悬浮支承结构包括一个通常为平面形的导电承载梁，该承载梁近处有一个致动器安装端，在远端有一个用于连接磁头的带支架的磁头安装区；还包括一个电绝缘层，该绝缘层沿迹线互连区固定在承载梁结构上并具有包含一个第一信号导体的多个公共连接的第一导电迹线；至少一个第二导电迹线，该第二导电迹线与多个第一导电迹线中相邻的迹线成对称平面交错关系并包含一个第二信号导体。
通过分析以下结合附图描述的优选实施例将会更全面认识和理解本发明的这些和其它目的、优点、特点和各个方面。
在附图中
图1为一个硬盘驱动器的放大平面示意图，该驱动器包括一个悬浮支承组件，而该组件具有采用本发明原理的导电迹线阵列传输线。
图2为具有常规导电迹线的集成化挠性件，导体承载梁结构的放大平面示意图。
图3A为图2所示承载梁结构的挠性件放大平面图，该承载梁结构具有结合常规导电迹线阵列结构的综合引线。
图3B为图3A中的挠性迹线阵列中的常规读/写磁头连接区的局部放大平面图，其中的磁头滑臂用虚线轮廓表示。
图3C为图2中承载梁结构的滑臂端部局部放大立体图，该图画出了安装到挠性支架上的滑臂，还画出了处于挠性迹线阵列和滑臂读/写头连接焊盘之间的常规金珠连接件。
图4A是采用本发明原理的交错式三迹线平面传输线的局部放大立体图。
图4B是沿图4A中的断面线4B-4B所取的传输线立面剖面图。
图5是采用本发明原理的交错4迹线平面传输线的立体图。
图6为在MR传感器和前置放大器输入网络之间的长度为d的理想无损互连通道的电气原理图。
图7是用于连接图6所示MR传感器和前置放大器的实际传输线的单位长度或增量的集中固定元件模型。
图8是按全长实现的图7所示传输线模型的∏形等值电路模型。
图9是将图8中的π形等值电路模型扩展为并联的两条传输线模型，不过在这一模型中略去了线间的耦合。
图10是简单的双迹线传输线的互耦合模型。
图11是图10所示传输线的无变压器等效模型，该传输具有互耦合以及附加于迹线之间的电容耦合。
图12是等边排列的三迹线互耦合模型的端示图。
图13是等边排列的四迹线互耦合模型的端示图。
图14是三迹线传输线等效网络模型。
图15是图14中的等效网络模型的简化形式。
图16是图14中的三迹线传输线等效网络模型的进一步简化形式。
图17是三迹线互耦合的等效网络模型。
图18是三迹线的电感解耦合等效网络模型。
图19是三迹线的电容耦合等效网络模型。
参照各附图，其中各附图中的相同标号代表相同或相应的部分，图1是硬盘驱动器30中示例性的磁头/磁盘组件(HDA)的顶视平面图。硬盘驱动器30至少采用一个承载梁组件10，该组件具有一个包括多迹线交错传输线16的挠性支承件14，该传输线采用了本发明的原理。图1所示的承载梁组件10具有在预定工作环境中使用的挠性支承件14和迹线互连阵列16。
在本例中，磁盘驱动器30包含例如一个刚性基座32，该基座用于支承主轴34(以及主轴电动机，未画出)，使之按预定角速度沿曲线箭头方向旋转至少一个存储磁盘36。驱动器30还包含一以可旋转方式安装在枢轴点35基座32上的旋转致动器组件40。该驱动器组件40包含音圈42，当利用控制电路(未画出)有选择地给音圈通电时，音圈产生运动，从而将致动器E-模块44和磁头臂46(以及承载梁10)面向存储盘36表面定位在限定的径向磁道上。至少一个承载梁组件10在其近端17，例如通过常规的球模挤压技术被固定到磁头支臂46的远端。
通常，但不是必须地，将两个承载梁组件10固定在磁盘36之间的磁头臂46上；并将一个承载梁结构10固定在一个组中的磁盘最上和最下磁盘的上方和下方的磁头臂上，该磁盘组由主轴34上彼此分离的多个磁盘36组成。采用本发明的交错多迹线传输线16A、16B连接到一固定至E模块44侧面的混合电路基板52上。混合电路基板52固定并连接到例如一个具有读前置放大器和写驱动器功能的半导体芯片54上。最典型的使用方式是将芯片54嵌套在混合电路基板52和E模块侧壁之间并利用适当的导电粘接剂或导热化合物将其固定到该侧壁上，使得在芯片54运行过程中产生的热量通过传导扩散到E模块，利用空气对流扩散到环境中。基板52可以是一种陶瓷材料或一种具有必要的电绝缘/热传导特性的等效材料。
如图2、3A、3B、3C所示，承载梁10包括一个通常为平板形的不锈钢承载梁12和挠性件14。在本实施例中，挠性件14由厚度例如约为20微米的薄不锈钢片材构成。约为10微米厚的铜导体的两对导电迹线60和62形成的阵列构成为互连结构16的一部分，该互连结构由挠性支承件14的近端17延伸至另一连接焊盘阵列，该焊盘阵列位于承载梁组件10的支承滑臂远端18上。传感器磁头滑臂20通过适当的粘接剂固定在承载梁10远端28处的挠性支架14上。如图3B所示，在远端18处有4个连接焊盘22，利用例如超声波焊接的金珠结合56可以将上述焊盘连接到一个形成在滑臂主体20尾沿上的双元件(4导体)薄膜磁致电阻型读/写结构26上。最好，虽不是必须，使滑臂主体20占滑臂的30％。
由于需要与MR读元件的电阻相匹配，以使传输线由磁头26“串接”到前置放大器54的输入网络，故需要在读通道迹线互连结构中具有低特征阻抗(约30欧)。虽然，某些具有竖直排列的传输线的按竖直分布的多层结构(例如微波技术使用的50、75或100欧的带状线)可以产生低的特征阻抗(Zo)，但带有或不带多层箔的单层平面多迹线阵列可以产生低Zo，而无需高介电常数介质。
因此，单一平面的交错多迹线互连结构16A包括例如至少三个导电迹线60A、62和60B，上述迹线形成一个载于高绝缘聚酰亚胺薄膜基片25上的单一信号传输线。如图4A和4B所示，外侧线条60A和60B在每一端利用线条桥接部分61并联起来，并且包含例如一个正向传输通道的信号导体，而交错于迹线60A和60B之间的单一迹线62包括例如阵列16A中的一个返回通道的信号导体。导体60和62将MR读元件26电连接到前置放大器54。最可取的方式如图4B所示，由于迹线厚度不变，因此信号迹线62的宽度两倍于每个环绕迹线60A和60B，使得迹线62的横截面积和周长基本上等于迹线60A和60B的横截面积和周长的相应值之和，从而使阵列16A达到电平衡。如下面将表述的，这种三迹线传输线阵列16A使其特征阻抗Zo降低到上述Bennin等人专利中简单的双迹线互连阵列特征阻抗的三分之一。通过附加一个接地板，例如使挠性件14(ground plane)接近线条60A、62和60B，各线条之间的互耦合增加，所导致的传输线16A的特征阻抗Zo进一步降低。
图5所示为在单一平面上形成的四迹线交错传输线迹线阵列16B，上述平面位于例如一个单一的聚酰亚胺绝缘薄膜层上。上述4个交错迹线60A-60B以及62A-62B具有相同宽度，利用在MR元件端部26处的桥接迹线61A使迹线60A-60B相连；利用在前置放大器54处的第二桥接通道63A以及利用在前置放大器54处的迹线桥接部分61B以及利用在MR传感器26端部的第二桥接通道63B连接迹线62A-62B。第二桥接通道63A和63B可以是形成在单独一绝缘层上的横向迹线，该横向迹线通过各通道(未画出)、或导线或其它桥形互连通道以及可以利用的器件、连接到迹线阵列16B的终端。新Zo小于原迹线对的Zo的二分之一，贴近的接地平面会进一步降低Zo。
如图6所示，理想传输线16i将MR元件26从记录在磁盘36上的数据图形到的甚高频AC信号输送到前置放大器54的输入网络，不会使任何噪声信号衰减或受到限制。由于前置放大器54的输入网络只具有10微微法量级的并联电容，使得MR传感器26和前置放大器输入网络形成一个良好的低通滤波器，超过所需(例如80-260MHZ)的信号频带通过该滤波器后将明显衰减。
实际上，作为距离d的函数，常规的双迹线阵列传输线16易于附加一个可能相当大的串联电阻(这使噪声进入通道，影响信噪比)以及一个与MR传感器26和前置放大器54的输入网络串联的过大的电感。由两条并联迹线产生的相当高的串联电感与旁路电容CS和前置放大器输入电容Ci结合起来形成串联谐振电路。该电路在所需频带的下沿区域有一极高的尖脉冲。
图4A、4B和5所示的本发明，提供了一种交错迹线传输线16A、16B，该传输线降低了电感和特征阻抗，并使MR元件26前置放大器54更好地匹配，从而消除了所需频带边沿处的尖脉冲并且增加互连网络的衰减，这种衰减降低了该互联网络产生回响振荡及虚假数据的可能性。
根据传输线的理论，图7中的网络特征阻抗(Zo)由下列关系式确定Zo=A~(Z/y),]]>其中Z＝r+jwI，y＝g+jwc，线路的增量部分如图7所示(r，I，g是单位长度值，W＝2πf(弧度/秒)。)忽略相对于WI和WC项极小的串联电阻和旁路电容，传输线路特征阻抗为Zo=A~]]>(I/C)。
另一有用的关系式是传播速度V=I/A~(loc)]]>，上式适用于无损线路，该式可以通过时域反射测量得到。在这种情况下，V＝X/t，其中t＝T/2或等于沿传输线反射的“去和回”的时间的 ，其幅值用于得到Ro。上述分析等致了下面的用于提供增量I和C的关系式，即I＝Ro/v以及C＝I/(Roov)在适当的频率下由LC的T形网络可得到某些桥接部分阻抗的测量值，从而可估算上述增量I和C。对于传输线(包含图7中的集中元件增量部分的级联电路)，在这样一些频率下(即低于使线路处于1/4波长的频率同时又高于使串联电阻(r)和并联电容(g)影响无损近似代表式的频率)，分布线路电感占Lsc(短路电感)的主要部分，分布线路电容占Coc(开路电容)的主要部分。
图8给出了图7传输线模型的全长形式的π形网络等效电路。传输线16i的相应特征阻抗由下式确定Zo=A~(Lsc/Coc)]]>对于长度为x的传输线16，I＝Lsc/x和C＝Coc/x传播速度(V)=I/A~IC=x/A~(LscoCoc)=Vo/A~μr·Er]]>其中Vo为光速(300×106米/秒)，μr＝1，绝缘常数Er对于聚酰亚胺绝缘层25约为3。还应注意，作为一种延迟线，Td=A~(LscoCoc)]]>，而且为了模拟(例如利用PSPICE)得到与实际LC网络的比较结果，Td可以结合特征阻抗Zo一起使用。
通过恰当地利用，可以将简单的π形网络用于预计多迹线传输网络。然而，初看起来，如图9所示的两个并列的迹线阵列传输线所形成的多迹线特征阻抗Zo为单一传输线实例特征阻抗的二分之一。这种分析忽略了附加的互感作用，这种作用在本发明的交错多迹线阵列16A、16B中是希望其出现的。
简单的双迹线传输线的互耦合模型(图10)可以按不同方式以单匝的1∶1变压器来模拟。在图10的模型中，互耦合的短路电感Lsc＝2(L-M)＝L(π形网络)。为了降低耦合电感Lsc，互感M必须接近迹线本身电感L。在实际条件下，这意味着降低耦合的电感Lsc，各迹线移得更靠近一起。
图11表示在附加导体之间的电容耦合的另一种模型。在该模型中，L等于迹线的自感，M为相邻迹线之间的互感KL，其中0＜K＜L(K为耦合系数)。因此，图11的模型作为一种根据无变压器方式建立的单元用于多线传输线网络分析是有效的，前提条件是可以识别多线网络内的双线传输线。
如图12所示的三线端视图，三线对称(等边三角形)网络模型是一具有三个迹线的双线传输线的系统TA＝1，2；TB＝2，3；TC＝3，1。图13的端视图表示对称的(四方)四线网络模型，该模型为具有六个迹线的双线传输线TA＝1，2；TB＝2，3；TC＝3，4；TD＝4，1；TE＝1，3；TF＝2，4。
对图12的三线模型进行分析，由图14开始可以对三迹线传输线等效网络模型进行演变。图14的模型可以简化为图15所示模型，图16表示3个电感通道并联电感LA和LC的第一通道，并联电感LA和LB的第二通道，以及并联电感LB和LC的第三通道，图15可以简化为图16所示的普通的二端网络，图16与图11相似，除了X和Y的后标标记不同以外，其中的Lx一般可能不等于Ly。如果LA＝LB＝LC，如图12的等边(三角形)所示，则Lx＝LA/2，Ly＝LA/4；Cx＝2CA。一个新的短路电抗Lsc(D)由Lsc(D)＝Lx+Ly＝3LA/4确定；新的开路电容Coc(D)由Coc(D)＝2Cy＝4CA确定。一个新的特征阻抗Zo(D)则由Zo(D)=A~(Lsc(D)/Coc]]>(D))=A~(3LA/4oI/4CA)=A~3/16oA(LA/CA)]]>确定。但是，由于基本的子模型的传输线路阻抗ZA=A~(LA/CA),]]>因此新的Zo(D)为A~(3/16)OZA.]]>该子模型电感LA、LB和LC不能直接测量，因为它们是与另一个电感并联的。然而，实际上通过消去图15所示的连接到节点3和3’上的所有元件，而且在对称的三迹线模型中LA＝LB＝LC，Lsc＝LA＝2(L-M)，Coc＝2CA(图16)，因此可以测量不存在其它迹线的任何两个迹线，例如迹线1和2。因此，双迹线的子模型的特征阻抗Z1,2=A~(LA/2CA)=ZA/A~2.]]>这样则新的特性阻抗Zo(D)变为Zo(D)=A~(3/16)oZA=A~(3/16)oA~2oZ1,2]]>或新Zo(D)=A~(3/8)o]]>Z1，2＝0.612Z1，2。
双迹线模型的实验测量值已表明修正量小于该理论值的11％。
下面参看图17，该图表示三迹线互耦合的模型。如果L1＝L3，M1，2＝M2，3(其中L等于迹线自感，M等于相邻迹线之间的互感)，则短路电感Lsc变为Lsc＝L1/2+L2+M1，3/2-20M1，2。如果这一模型进一步简化如下即L1＝L2＝L3，M1，2＝M2，3＝M3，1；C1，2＝C2，3，这是图2所示三维等边三角形的情况，则双迹线子模型结果为Lsc(D)＝3/2(L1-M1，2)然而，实际的双迹线传输线的短路电感Lsc(非该子模型)由Lsc(2-线)＝Lsc(2)＝2o(L1-M1，2)决定，则Lsc(D)＝3/4Lsc(2)＝3/4LA，以及Coc(D)＝4C1，2＝4CA＝2Ccoc(2)。根据这一互耦合模型形成的特征阻抗则为Zo(D)=A~(Lsc(D)/Coc(D))=A~((3/4)oLsc(2)o(1/2)Coc(2))]]>=A~(3/8)oZo(2).]]>这一结果用关于这一实例的解耦合网络模型来校核0.612Zo(二线)。
在对称的三迹线平面实例16中，各迹线是交错排列的，令L1＝L2＝L3，M2，1＝M2，3，M1，3为1/2 M1，2(由于1，3的间隔距离是1，2的间隔距离的2倍)，则短路电感Lsc(3-线)变为Lsc(3W)＝(L1)/2+L1+(M1，2)/4-2M1，2。重新排列各相并且代入Lsc(2)＝2(L1-M1，2)，Lsc(3W)＝Lsc(2)-(2oL1-M1，2)/4但M1，2＝2oM1，3，则Lsc(3)＝Lsc(2)-(2oL1-2M1，3)/4但，Lsc1，3(2)＝2oL1-2oM1，3(即1，3迹线传输线)，则Lsc(3W)＝Lsc1，2(2)-(Lsc1，3(2))4。
使这一结果与一般情况相一致，则图18的三迹线模型就建立了，其中上述一般情况指的是M1，3是未知的，但每一迹线的自感是相同的(Ls)并且网络关于中心对称，即M1，2＝M2，3。(图18与图15的模型相似，但无电容)。在图18所示模型中，测试各个传输线(1，2，1，3)，按照下式Lsc1，2(2)＝2(Ls-M1，2)＝Lj+Li＝Lsc2，3(2)Lsc1，3(2)＝2(Ls-M1，3)＝2LjLi＝Lsc1，2-Lj＝Lsc1，2-Lsc1，3/2Lsc(3)＝Lsc1，2(2)-1/4Lsc1，3(2)，这就证实了上面所作的假设，即M1，3等于(M1，2)/2。这种分析还证明该简单方法可测量二迹线带式传输线，并且可将该结果用于使多迹线阵列模型化。
对三迹线平面模型开路电容的分析遵照相似的方法，即Coc1，3＝(Coc1，2)/2，这是由于间隔距离的缘故。这种分析导致图19的模型。通过分析图19的三迹线模型可知由于图19模型中的端1和端3被短接，因此Coc(3)＝2oCoc1，2。图4A、4B和5中所示平行交错迹线网络16A、16B导致较大的电容。一种减少短路电感而不使开路电容增加很大的方法是降低有影响的介电常数。最好的绝缘是真空，其绝缘常数Er等于1。前面参照Bennin等人的专利表述了一个实施例，该实施例使双迹线组件悬浮支承在承载梁上方，以便利用周围空气作为迹线与接地挠性件之间的耦合绝缘物。
利用任何适当的图形形成技术可便利地形成迹线阵列16A、16B。上述图形形成技术包括光刻、选择性蚀刻、选择性沉积、层积或利用粘接剂将导电迹线附着在绝缘层上等。可以在阵列16A、16B已曝光的表面上制成绝缘材料薄膜的保护覆盖层，以防止对迹线的腐蚀和氧化和/或使该结构具有预期的机械特性。
虽然根据上述最佳实施例(即，沉积导体的挠性件结构，该结构实现一种支架)对本发明已进行了介绍，熟练的技术人员应当很清楚本发明可以结合其它结构加以利用，例如集成化的支架承载梁结构，或者具有就近安装、沉积或置入的，带有或不带绝缘覆盖层的导体的其它导电支承元件。因此，应当理解立即公开不应理解为限制。在读完上述公开之后，对于技术熟练人员来说可进行各种替换和改进。因此，应理解后附的权利要求书意在包括落入本发明构思和范围之内的所有替换和改进方案。
权利要求
1.一种低电感迹线互连阵列，该互连阵列用于将读/写传感头与读/写电路相互电连接，包括一个绝缘支承基片；多个公共连接的第一导电迹线，这些导电迹线位于该绝缘基片上并包含一个第一信号导体，至少一个第二导电迹线，该导电迹线位于绝缘支承基片上，而该绝缘支承基片与相邻的多个第一导电迹线所在的绝缘支承基片呈对称平面交错关系，并且，第二导电迹线还包括一个第二信号导体。第一和第二信号导体，将传感头的读和写元件中的至少一个连接到读/写电路上。
2.如权利要求1所述的低电感迹线互连阵列，其中第二导电迹线的横截面积近似等于多个公共连接的第一导电迹线的横截面积之和。
3.如权利要求1所述的低电感迹线互连阵列，还包含多个与多个第一导电迹线相同数量的多个第二导电迹线，这些迹线在单平面内与各第一导电迹线对称间隔和交错排列。
4.如权利要求3所述的低电感迹线互连阵列，其中各对第一导电迹线在阵列结构的一端用排列在绝缘支承结构上的桥接迹线互连，在阵列结构的另一端用横跨一个迹线的导电桥接通道互连，该迹线是多个第二导电迹线的一个交错迹线；上述阵列结构中各对第二导电迹线在上述相反的一端用位于绝缘支承结构上的桥接迹线互连而在上述第一端用一个迹线的导电桥接装置互连，该迹线是多个第一导电迹线的一个交错迹线。
5.如权利要求4所述的低电感迹线互连阵列，其中多个第一迹线包含两个迹线，多个第二迹线包含与上述两个第一迹线交错的两个迹线。
6.如权利要求1所述的低电感的迹线互连阵列，其中绝缘支承基片包含聚酰亚胺薄膜。
7.一种具有低电感的集成化挠性件/导体结构，用于支承紧邻存储介质的多元件读/写磁头/滑臂组件，以及用于将磁头中的读元件与读电路互连，该挠性件/导体结构包含一个通常呈平面的导电挠性元件，该元件具有一个用于支承邻近相对运动的数据存储磁盘的读/写磁头/滑臂结构；一个位于该挠性元件上的第一电绝缘层；位于第一电绝缘层上的多个公共连接的第一导电迹线，这些迹线包含一个第一信号导体；至少一个第二导电迹线，位于第一电绝缘层上，该绝缘层与多个第一导电迹线中的相邻迹线成对称平面交错排列，上述第二导电迹线还包含一个第二信号导体。
8.如权利要求7所述的集成化挠性件/导体结构，其中第二导电迹线的横截面积近似等于多个公共连接的第一导电迹线的横截面积之和。
9.如权利要求7所述的集成化挠性件/导体结构，还包含与多个第一导电迹线相同数量的多个第二导电迹线，并在单一的平面内与第一导电迹线对称间隔和交错排列。
10.如权利要求9所述的集成化挠性件/导体结构，其中各对第一导电迹线在阵列的一端用位于第一绝缘层上的桥接迹线互连，而在阵列结构的另一端用跨越一个迹线的导电桥接装置互连，该迹线是多个第二导电迹线的一个交错迹线；其中各对第二导电迹线在上述另一端用位于第一绝缘层上的桥接迹线互连，而在上述第一端用跨越一个迹线的导电桥接装置互连，该迹线是多个第一导电迹线的一个交错迹线。
11.如权利要求10所述的集成化挠性件/导体结构，其中多个第一迹线包含两个迹线，多个第二迹线包含与上述两个第一迹线交错的两个迹线。
12.如权利要求7所述的集成化挠性件/导体结构，其中第一绝缘层包含一个聚酰亚胺薄膜。
13.一种用于存储和复制信息的磁盘驱动器，该磁盘驱动器包含一个磁盘驱动器底座；一个存储磁盘，该磁盘以可旋转方式安装在基座上并使用磁盘电动机装置驱动旋转；一个用于悬浮的滑臂，双元件式磁致电阻型读/写磁头，该磁头用于从存储磁盘读出信息和向其写入信息；一个可动致动器，该致动器安装在基座上，用于有选择地使磁头相对于存储磁盘沿径向定位；读前置放大器/写驱动电路，该放大器/驱动电路安装于致动器上用于与磁头通信；一个集成化的导体悬浮支承结构，该支承结构被安装到致动器上用于支承邻近于存储磁盘的磁头和用于将磁头和信号处理装置电互连，该悬浮支承结构包含一个通常成平面形的导电承载梁结构，该承载梁在近处有一个致动器安装端，在远端，有一个用于安装磁头的支架式磁头安装区，一个电绝缘层，该绝缘层沿迹线互连区固定在承载梁结构上，多个公共连接的第一导电迹线，这些迹线位于第一电绝缘层上并且包含一个第一信号导体，至少一个第二导电迹线位于第一电绝缘层上，该绝缘层与多个第一导电迹线中的相邻迹线成对称平面交错排列，上述第二导电迹线还包含一个第二信号导体。
14.如权利要求13所述的磁盘驱动器，其中第二导电迹线的横截面积约等于多个公共连接的第一导电迹线的横截面积之和。
15.如权利要求13所述的磁盘驱动器，还包含与多个第一导电迹线相同数量的第二导电迹线，这些迹线在单一平面内与第一导电迹线对称间隔和交错排列。
16.如权利要求14所述的磁盘驱动器，其中各对第一导电迹线在阵列结构的一端用排列在第一绝缘层上的桥接迹线互连，在该阵列结构的另一端，用跨越一个迹线的导电桥接装置互连，该迹线是多个第二导电迹线的一个交错迹线；并且，其中各对第二导电迹线在上述另一端用排列在第一绝缘层上的桥接迹线互连，在上述第一端用跨越一个迹线的导电桥接装置互连，该迹线是多个第一导电迹线的一个交错迹线。
17.如权利要求16所述的磁盘驱动器，其中多个第一迹线包含两个迹线；多个第二迹线包含与上述两个第一迹线交错的两个迹线。
18.如权利要求16所述的磁盘驱动器，其中电绝缘层包含一个聚酰亚胺薄膜。
全文摘要
一种由对称排列于单一平面内的多个交错迹线导体组成的集成化传输线阵列结构,该阵列结构用于将双元件式读/写磁头的读元件或写元件与磁盘驱动器中的前置放大器电路电气互连。
文档编号G11B5/00GK1178965SQ9711939
公开日1998年4月15日 申请日期1997年9月30日 优先权日1997年9月30日
发明者詹姆斯·A·扬 申请人:昆腾公司