专利名称：带有使电参数最佳化的多层集成导线迹线阵列的磁头悬架的制作方法
本申请与1996年10月3日提出的待批美国专利申请No.08/720836有关，而后者是1996年3月25日提出的美国专利申请No.08/720836的部分继续申请，这里引用其公开的内容供作参考。
本发明一般涉及用于控制与磁头悬架组件的挠性件整体形成的导线迹线阵列的电阻抗特性的结构和方法，更具体地说，本发明涉及整体的悬架和导线结构，其中悬架的迹线按多层排列和配置，以便能获得、调谐和控制电参数、特别是电感和(或)电容。
现有的磁盘驱动器一般包括一张旋转的刚性存储磁盘和一个磁头定位器，该磁头定位器用于将数据转换器相对于该磁盘的转轴定位在不同的径向位置上，由此在各磁盘的记录面上限定多个同心数据存储磁道。该磁头定位器一般称作致动器。尽管在本技术领域内已知有多种致动器结构，但直接插入式旋转音圈致动器因其简单性、高性能、及可相对于其转轴实现质量平衡而在当前获得了最为经常的应用，这后一特点对于使致动器不受扰动影响是至关重要的。在磁盘驱动器内部按常规采用闭环伺服系统操作音圈致动器并由此使磁头相对于磁盘表面定位。
数据转换器由一个气垫面支承，使其与移动中的媒体表面离开一个小距离。单写/读元件的结构，一般需要2根连接线，而具有独立的读出和写入元件的双元件结构需要4根连接线。尤其是磁阻(MR)式磁头通常需要4根接线。气垫浮动块与读/写转换器的组合，也是一种熟知的读/写磁头或记录头。
浮动块通常安装于固定在悬架负载臂末端的万向挠性结构。用一个弹簧使负载臂和磁头偏向磁盘，而在磁头下方的空气压力将磁头推离磁盘。其平衡距离限定出一个“气垫”并决定着该磁头的“浮动间隙”。利用“气垫”支承磁头使其离开磁盘表面，并使磁头在流体动力润滑范围内而不是在边界润滑范围内在磁头/磁盘界面上操作。气垫在转换器与媒体之间保持了一个使转换器效率减低的间隔。然而，能够避免直接接触，则极大地改进了磁头和磁盘部件的可靠性和使用寿命。不过，当要求增加面积密度时，则可能需要使磁头在准接触状态、甚至在边界润滑范围内操作。
目前，浮动间隙大约为0.5～2微英寸。磁存储密度随着磁头趋近磁盘表面而增加。因此，极小的浮动间隙换来的是对在磁盘合理使用寿命内的可靠性的损害。同时，与存储面之间的数据传送速率正在增加；在实际规划中的数据速率接近200兆位。
为减小致动器组件的运动质量并使转换器的操作更加接近磁盘表面，磁盘驱动器制造业正逐渐减小着浮动块结构的尺寸和质量，前者将导致改善查找性能，而后者将使转换器效率得到改进，因而能换得较高的面积密度。浮动块尺寸(因而也就是其质量)的特征在于，以所谓标准的100％浮动块(“小型浮动块”)为基准。因此，术语70％、50％、和30％浮动块(分别为“微型浮动块”、“毫微型浮动块”、和“微微型浮动块”)指的是更新的小质量浮动块，其线性尺寸由相对于标准小型浮动块的线性尺寸的适用百分比进行换算。较小的浮动块结构通常需要更加柔性的万向接头，因此，与浮动块连接的导线的固有刚度可能引起很大的不希望有的偏置作用。
为减小连接导线的这种固有刚度或偏置作用的影响，提出了一种整体的挠性件/导线结构，有效地将导线与可挠曲的绝缘聚合树脂挠性件结合在一起，使导线暴露在位于靠近磁头的挠性件末端的焊接区处。Matsuzaki(松崎)的美国专利No.5006946公开了这种结构的一例。Bennin等的美国专利No.5491597公开了在这方面的另外的例。这类接线配置虽然的确具有某些性能和组装上的优点，但在挠性件和万向接头结构内引入所公开的挠性聚合树脂材料，也产生了许多复杂的设计问题。例如，该树脂材料的热膨胀性质与现有技术的不锈钢结构不同；而且，包括任何必要的粘合层在内的这类树脂结构在长期耐用性上是未知的。所以，提出了一种不锈钢挠性件与导线混合的结构，该结构吸收了整体的软导线挠性件结构的大部分优点，同时基本上保持了与现有技术的构造和负载臂联结方法的兼容性。这种混合结构一般采用具有淀积绝缘层和导电迹线层的不锈钢挠性件，该导电迹线层用于将磁头连接于所关联的驱动器电子线路，例如安装在固定于磁头/磁盘组件的电路板(还装有其他电路)上的一般靠近设置的前置放大器芯片和靠后面的读出信道电路。
如Bennin等的题为“万向挠性件和电气互连组件”的美国专利No.5491597所述，该所公开的方法对导电迹线要求使用象铍-铜合金一类的弹性材料，但其电阻明显地高于例如纯退火铜。另一方面，纯退火铜不仅在高频是令人满意的电导体，而且显示出很大的韧性，而不是象弹簧一样的机械回弹力，因此缺乏在连接迹线的材料中所需要的某些机械的弹簧性质。将纯铜镀敷或淀积在例如镍基层上而形成的迹线，对依据Bennin等的方法的铍-铜合金提供了一种替代方案。
混合挠性件结构，从挠性件的末端、即挠性件的磁头安装端的焊接区延伸到该挠性件的根部须采用相当长的一对导线迹线或四线组，用于提供从读/写磁头沿着相关的悬架结构到前置放大器或读出信道芯片的导电通路。由于导线迹线的位置与导电的不锈钢挠性件结构离得非常近但与其电隔离，而挠性件本身又通过负载臂接地，并且还由于要传送的信号速率相当高，所以导线迹线的电感和互耦、以及导线迹线的电阻和迹线对地电容，可能导致不希望有的信号反射、畸变、和无效的信号/功率传送。不希望有的信号反射往往会对读/写磁头、互连结构、及驱动器/前置放大器的性能造成有害影响。
从微带线路技术可知，通过改变形成传输线路的微波带之间的尺寸和(或)间隔，可以改变回路和线间电容。但是，在供磁头悬架负载臂使用的集成迹线阵列接线图形的情况下，导线的尺寸受到包括挠性件上的可用于迹线互连阵列的空间在内的机械限制，因而在所涉及的阻抗匹配和调谐范围内该迹线导线的尺寸不能改变得很多。
虽然以上讨论的Bennin等的No.5491597专利包括一个图6～8的实施例，要求将迹线重叠，以形成迹线组的多级阵列，但没有指出如何使用按多级阵列配置的导线迹线以便得到预期的电参数，例如电容和(或)电感等。
将要说明的本发明特别提供一种在磁盘驱动器中用于悬架的挠性件，该挠性件包括一个多层集成导线阵列，该导线阵列具有减小的电阻和能以可控方式调谐的电感及电容参数，以便改善迹线阵列的电气性能。
本发明的总目的是提供一种薄断面、牢固和可靠的高性能悬架组件，该组件具有多层集成导线迹线阵列，用于将读/写磁头与相关的读/写电路连接，借以克服现有技术的限制和缺点。
本发明的另一个总目的是提供一种整体的悬架和导线结构，具有可控的相对于接地面的多层迹线几何形状，在某种程度上实现改进的微带传输线路特性，从而克服现有技术的限制和缺点。
本发明的一个更特殊的目的是提供一种用于减小电阻并用于控制在磁盘驱动器中供读/写磁头使用的整体挠性件/多层导线结构的电容、互感及总阻抗的方法。
本发明的另一目的是提供一种整体的挠性件和多层导线迹线阵列，分别实现双元件读/写磁头的读出元件和写入元件的导线电容和电感的最佳化。
本发明的又一目的是提供一种改进的悬架和多层导线迹线阵列，在硬盘驱动器中用于支承安装在浮动块上的读/写磁头元件并与其电气连接。
按照本发明原理的悬架组件包括一个挠性件，该挠性件具有沿着该挠性件的多层集成导线迹线阵列。该多层导线迹线取代现有技术的分立的绞合线对，该线对通常沿着相关悬架的长度延伸。与其他方法相比，该导线迹线相对于挠性件接地面及其他迹线的的几何形状和在多层迹线阵列中的相对位置，可以用来控制迹线间电容、迹线对地电容的平衡，并能减小迹线电感参数，从而能对一个具体的电参数进行有效的调谐，使之达到预期工作状态。本发明在多层迹线导线阵列中提供改进的电气性能，而不必在材料上改变悬架结构，也不会对悬架的机械性能带来不利影响。
在一种最佳形式中，整体挠性件/导线结构支承接近存储媒体的读/写磁头并将该磁头与读/写电路电气连接。在本方法中，挠性件/导线结构包括一个普通平面型导电挠性构件，该构件具有用于支承该读/写磁头的万向接头。在该挠性构件上形成第一电绝缘层。在该第一电绝缘层上形成第一电迹线通路。在该第一电迹线上形成第二电绝缘层。在该第二电绝缘层上形成第二电迹线通路。在本方法中，使第二电迹线通路相对于该第一电迹线通路横向偏置，以便控制和减小迹线极间电容，同时将迹线阵列的电感增加减小到最低限度。
在另一种可供选择的最佳形式中，一个整体负载臂组件用于支承接近存储媒体的读/写磁头/浮动块组件并将该磁头与读/写电路电气连接。该负载臂组件包括向该读/写磁头/浮动块组件的附近部位延伸的普通平面型导电构件；淀积在该导电构件上的第一电绝缘层；淀积在该第一电绝缘层上的至少一条电迹线通路；及连接于该普通平面型导电构件、以覆盖和环绕的相互关系淀积并与至少一条电迹线通路相隔一定距离的接地面，借以形成多层屏蔽传输线路结构。
在另一种最佳形式中，一个整体挠性件/导线结构用于支承接近存储媒体的读/写磁头/浮动块组件并将该磁头与读/写电路电气连接。在这种方法中，该挠性件/导线结构也包括一个具有万向接头的普通平面导电挠性构件，用于支承该读/写磁头/浮动块组件。在该挠性构件上形成第一电绝缘层。在该第一电绝缘层上形成第一和第二电迹线通路。在该第一和第二电迹线通路上形成第二电绝缘层。在该第二电绝缘层上形成第三和第四电迹线通路。使该第三和第四电迹线通路彼此相对地横向偏置并分别与第一和第二电迹线通路纵向对正和覆盖第一和第二电迹线通路；并将第一电迹线通路与第四电迹线通路并联，将第二电迹线通路与第三电迹线通路并联，以便均衡迹线通路对由挠性构件提供的接地面的电容。
在另外一种最佳形式中，一个整体挠性件/导线结构用于支承接近存储媒体的读/写磁头/浮动块组件并将该磁头与读/写电路电气连接。该挠性件/导线结构包括一个具有万向接头的普通平面导电挠性构件，用于支承该读/写磁头/浮动块组件。在该挠性构件上淀积第一电绝缘层。在该第一电绝缘层上以彼此横向相隔的关系淀积第一和第二电迹线通路。在该第一和第二电迹线通路上淀积第二电绝缘层。在该第二电绝缘层上以彼此横向相隔的关系淀积第三和第四电迹线通路。在该第三和第四电迹线通路上淀积第三电绝缘层。在该第三电绝缘层上以彼此横向相隔的关系淀积第五和第六电迹线通路。在这种配置中，使该第一、第三和第五电迹线通路彼此相对地沿纵向和横向对正并在电气上并联连接，形成供电通路，同时使该第二、第四和第六电迹线通路彼此相对地沿纵向和横向对正并也在电气上并联连接，形成回程通路，从而能减小电感而基本上不增加供电通路和回程通路间的极间电容。对于这种结构还可以增加其他迹线通路和层，以便能使迹线通路的电感进一步减小。
本发明的上述和其他目的、优点、方面和特征，根据以下结合附图给出的最佳实施例的详细说明，将能得到更为全面的领会和理解。
图1是磁盘驱动器的放大示意平面图，该驱动器包括一个具有依据本发明原理的多层导电迹线阵列的悬架组件。
图2是整体挠性件/导线负载臂结构的放大示意平面图，该结构具有按照本发明原理的可调导电迹线。
图3是图2负载臂结构的挠性件的放大平面图，该挠性件具有包含该可调导电迹线阵列的整体布线。
图3A是图3挠性件迹线阵列的读/写磁头连接部位的进一步放大的视图，图中磁头浮动块以虚线轮廓示出。
图3B是沿图3中3B-3B剖面线所取的纵剖横断面的进一步放大的视图。
图3C是图2负载臂结构的浮动块端的进一步放大的透视图，表示出与挠性件万向接头联结的浮动块并示出在挠性件迹线阵列与浮动块的读/写磁头焊接区之间的导电金珠连接。
图4A是与图3B所示不同的本发明一实施例的一种纵剖横断面的进一步放大的视图，表示出为调谐电感和迹线间电容参数而将各迹线横向偏置。
图4B是图4A实施例的一种不同的迹线几何形状，表示出各迹线沿横向完全错开，使得在多个迹线层的迹线之间实际上没有重叠部分。
图4C是与图4A和4B实施例类似的本发明另一实施例的纵剖横断面的放大示意图，具有按一系列的交错和偏置迹线形成的信号通路。
图5A是画出导线间电容随如图4A和4B所示的可调迹线重叠量而变化的数据曲线图。
图5B是画出迹线电感随如图4A和4B所示的可调迹线重叠量量而变化的数据曲线图。
图5C是画出图4A和4B的微带传输线路的特性阻抗随两层几何形状中的迹线导线重叠量而变化的数据曲线图。
图6是与图3B、图4A和4B所示不同的本发明另一实施例的一种纵剖横断面的进一步放大的视图。在该实施例中，多个迹线层在各迹线层之间包括多个介电薄膜层。
图7A是画出电阻随在图6所示型式的迹线阵列中的并联迹线导线数而变化的数据曲线图。
图7B是画出电感随在图6所示型式的迹线阵列中的并联迹线导线数而变化的数据曲线图。
图7C是画出电容随在图6所示型式的迹线阵列中的并联迹线导线数而变化的数据曲线图。
图8是与图3B、图4A-B和图6所示不同的本发明另外一实施例的一种纵剖横断面的进一步放大的视图，其中，一对迹线导线并联通路彼此横向隔开并与第二对并联通路对正，以便均衡对挠性衬底的电容。
图9是与图3B所示不同的本发明另一自屏蔽实施例的一种纵剖横断面的进一步放大的视图，其中，迹线以多层迹线阵列的中间层表示，而下层和上层在当前工作回路的一对迹线的周围形成法拉第(静电)屏蔽。
参照附图进行说明，在各图中，同样的符号表示同样的或相当的部件，图1给出硬盘驱动器30的磁头/磁盘组件(HDC)的示意俯视图。该硬盘驱动器30采用至少一个具有挠性件14的负载臂组件10，该挠性件14包括作为本发明第一实施例的迹线互连阵列16。图1示出带有挠性件14和在其指定工作环境内采用的迹线互连阵列16的负载臂组件10。
在本例中，磁盘驱动器30包括例如一个刚性基座32，用于支承至少使一张存储磁盘36沿着用弯曲箭头指示的方向旋转的主轴34(和图中未示出的主轴电机)。驱动器30还包括一个安装于基座32并以支枢点35为中心转动的旋转致动器组件40。该致动器组件40包括一个音圈42，当由控制电路(图中未示出)有选择地通以电流时开始运动，由此将驱动器的E形块44及磁头臂46(和负载臂组件10)定位在磁盘36的相对面上限定的径向磁道位置上。至少将负载臂组件10中的一个用例如常规的钢球挤光加工法以其根部17固定于磁头臂46的末端。
按常规(但不一定需要)可将两个负载臂组件10固定于在磁盘36之间的各磁头臂46；并在磁盘组最上面和最下面的磁盘的上方和下方的磁头臂上各固定一个负载臂组件10，而该磁盘组由在主轴34上彼此有一定间隔的多张磁盘36组成。互连结构16连接于向固定在E形块44一侧的陶瓷混合电路衬底52延伸的挠性迹线/薄膜部分50。该陶瓷混合电路52固定并连接着一个形成读出前置放大器/写入驱动电路的半导体芯片54。芯片54最好是嵌装在混合电路52的陶瓷衬底与E形块44之间，并用适当的导电粘结剂或传热化合物固定在侧壁上，以便将芯片工作期间产生的热通过传导扩散到E形件44内，并通过对流向外部扩散到周围空气中。
如图2、3、3A、3B和3C所示，负载臂组件10包括一个普通平面型不锈钢负载臂12和一个挠性件14。在本例中，该挠性件14由例如厚度约为20微米的薄不锈钢板材形成。约10微米厚的铜导体的2对导电迹线60和62构成互连结构16的如下部分，即从挠性件14的根部17延伸到位于负载臂组件10的支承浮动块的末端18的另一焊接区阵列22的部分。用适当的粘结剂将转换器磁头浮动块20在负载臂组件10的末端18处固定于挠性件14。如图3C所示，位于末端18的焊接区22通过例如超声焊接金珠接头20连接于在浮动块体20的后缘形成的双元件(四线)薄膜磁阻式读/写结构26的对位的焊接区24。虽并非必要，但浮动块体20最好是30％浮动块。
互连结构16包括一个插在安装于不锈钢挠性件14的导线阵列16的导电迹线60和62之间的高介电聚酰亚胺薄膜基底25。该介电层最好是约10微米厚。按照本发明的原理，挠性件14，除备有为读/写磁头安装的万向接头外，还限定着一个或多个宽度(W)可调且位置相对于导线结构16的导电迹线60和62的开孔或通孔28。这些沿着挠性件14限定的纵向开孔28以这样的方式相对于导线阵列16间隔排列，即，例如能够通过相对于在下文中参照图7A、7B和7C讨论的阵列16改变该宽度尺寸(W)，从而对线路阻抗的电感、电容和电阻分量进行调谐。因此，本发明提供一种调谐和控制导线阵列16的因其本身与不锈钢挠性件14结合成整体而产生的包括电感、电容和电阻分量的阻抗电气性质的方法。
在高的数据信号频率下，互连结构16的作用相当于一个微带传输线路，用于载送在读/写磁头和读/写前置放大器/驱动器芯片54之间传递的信号。因此，如在下文中参照图6A～6D所讨论的，开孔或切口28的几何形状对控制沿迹线导线结构16的信号通路的阻抗也是一个重要因素。
如图3B所示，在本实施例中，互连结构16包括在该互连迹线阵列16的两层中按重叠对正方式配置的至少一对导电迹线60和62。第一聚酰亚胺(挠性聚酰亚胺树脂材料)绝缘层25将第一(内)迹线60与薄不锈钢挠性件14隔离。第二聚酰亚胺绝缘层27将第一迹线60与第二(外)迹线62隔开并电气隔离。虽然并不绝对需要，但可以提供一个约4微米厚的附加绝缘层(图中未示出)，用于保护迹线62。由于本例中在迹线60和62之间的介电层27的厚度大约在10微米左右，所以使电感大大减小，尤其是对引向磁头结构中的感应式写入元件的载有电流的迹线对来说，这是极为理想的。另一方面，图3B的配置将产生比现有的当将各迹线例如沿相邻迹线边缘以大约10微米的最小间隔并排配置时大得多的迹线导线间电容值。
图4A和4B示出依据图3B的多层配置的变形。在图4A和4B中，使内导线60向外导线62的侧面横向位移。这种配置能以可调的方式减小迹线间电容。内迹线60相对于外迹线62的横向位移或偏置量，可以用来调谐或减小迹线间电容，使其达到一个可接受的值。在本例中，导线迹线的宽度例如约为100微米。图5A、5B和5C分别给出电容、电感和阻抗随重叠量的变化，图中100微米表示如图3B所示的迹线60和62全部重叠，而0则表示如图4B所示的迹线60和62沿横向完全分开。在这里的讨论中，没有考虑电容对挠性件14的影响。
从图5A、5B和5C可以看出，当导线完全重叠时，电感约为8毫微亨，这要比现有的当将尺寸相同的迹线按单迹线层并排配置时的电感(14毫微亨)低得多。但是，在图3B情况下的电容则要比现有的并排单层配置时的迹线极间电容高得多。当将各导线部分重叠时，可以得到可接受的迹线间电容值，同时使迹线电感大大减小。例如，当电容为5pF时，从图4A的重叠20微米型式的迹线阵列得到的电感为14nH，而并排配置时的电感为20nH。因此，图3B、4A和4B的配置方式不仅能提供极低的电感值，而且对于给定的极间电容值，可以得到较低的电感值。
使极间电容进一步减小的一种方式示于图6。在本实施例中，有3个迹线层第一层(迹线60A和62A)、第二层(迹线60B和62B)及第三层(迹线60C和62C)，分别由3个介电层25、27和29实现与挠性件14的隔离及相互间的隔离。3层的导线60A、60B和60C并联连接，而导线60A、60B和60C也并联连接。在本例中，并联的导线60A、B和C提供供电通路，而并联的导线62A、B和C提供回程通路。由于并联导线将单独的电感并联，所以使总电感减小。在给定的最终完成的负载臂/挠性件结构的工艺条件和制造成本、以及可接受的机械性质下，图6的配置可以推广到实际上能够形成的任意层数，图7A、7B和7C分别示出高频电阻、电感和电容随阵列的迹线层数而改变的曲线。即使采用图6型式的6层迹线结构，在供电和回程通路迹线导线之间的电容也仍在5pF以下，而电感为13nH，其中，导电迹线的宽度仅为30微米。通过增加各迹线导线的宽度，可在仅使极间电容有微小增加的情况下，将电感进一步减小。图6迹线阵列和图3B、4A和4B迹线阵列的工作状态之间的差别在于，在图6的配置中，各介电层的上方和下方的电流是同向的，而在图3B、4A和4B阵列中，在介电层27的上方和下方的电流反向。
由于载流迹线60和62之间的间隔随分隔迹线60和62两个层的介电层27的厚度而变化，所以图3B所示的微带结构16的特征是电感低。因图3B的迹线实质上为平面型，所以图中示出的配置方式当与常规的迹线导线并排配置相比时，能使电感大大减小。已经提到，图3B的迹线阵列16的一个缺点是导电迹线60和62的对地电容随各导线与例如由挠性件14提供的接地面的距离而变化。(如以上指明的有关联的申请书(美国专利申请书No.08/720836)所述，通过将各导线下面的挠性材料去掉并将各导线按并排阵列配置，基本上可将该电容除去)。由于图3B的迹线导线阵列具有两条在横向上相互对齐的导线迹线60和62，所以外迹线62的对地电容要比内迹线60的对地电容低得多。在将图3B的结构用作对不同电路的平衡传输线路时，这种对地电容的不均衡将导致在各导线特性之间的严重失配。
图8所示所示的配置方式提供一种多层迹线配置，可以消除在图3B阵列中存在的接地面电容不匹配。在图8的迹线阵列中，各导线60和62被分成两个迹线通路、即60A、60B和62A、62B，在阵列中有4条迹线通路，用作信号的供电和回程电路(读出或写入元件)。在由介电层25和27分隔的内层中，各通路60和62分别具有一条迹线通路(60A和62B)，在由介电层27分隔的外层中，各通路也分别具有一条迹线通路(62A和60B)。因此，对由挠性件14提供的接地面的迹线净电容，在迹线通路60和62之间达到均衡，因而可将由对地电容引起2的任何失配消除。
作为一例，如果图3B的微带结构延伸57mm的长度，其导线宽60微米，导线迹线60和62以及介电层25和27都具有10微米的厚度，则外导线迹线62的对地电容为1.70pF，而内导线迹线60的对地电容为11.80pF。如以图8的几何形状代替图3B的几何形状，而且其中的迹线部分60A、60B、62A、和62B的宽度为30微米，重叠的迹线60A和62A与重叠的迹线60B和62B的横向间隔为30微米，导线及介电层的厚度相同，则各导线60和62的对地电容为8.35pF。因此，可以看出，图8的迹线阵列可将供电通路60和回程通路62之间的对地电容均衡。虽然图8迹线阵列示出了一个具有供电通路和回程通路的单信号回路，但通过以所需的任何数目的闭合工作回路重复使用图8的阵列，可以得到多重回路。
图9通过将包封的挠性屏蔽材料分成在信号导线迹线上下交错配置并与信号导线迹线横向偏置的迹线部分，使图8结构的电容大大减小，从而将迹线间电容减小到最低限度。图9示出按照由两个介电层27和29分隔的三个迹线层形成的迹线单元阵列16B(为简单起见，在图9中将挠性件14和最下层即最内层之间的介电层25略去)。在图9的方式中，形成和使用分立的接地迹线64、66和68，而不是连续的导电片，以便减小对成对的工作回路60A-60B和62A-62B以及对接地面(图中未示出)的电容。接地迹线图形64和66分别配置在成对的工作回路60A-60B和62A-62B的上方和下方并与其横向偏置。接地迹线68在与成对的当前工作迹线60A-60B和62A-62B相同的迹线层形成。
迹线阵列结构按常规用任何适当的布线图形制作方法形成，无论是光刻或选择性蚀刻方式，或是选择性淀积、层压或用粘结剂等将导电迹线粘附于介电层的方式均可使用。
熟悉本技术领域的人员将认识到，按照本发明的原理，先进的双元件转换器结构(例如图3C的MR磁头26)可以具有通过对读出和写入导电迹线阵列部分分别采用不同导线几何形状和配置方式独立地实现最佳化后的读出和写入元件信号通路的电容和(或)电感。
虽然根据所给出的最佳实施例、即实现万向接头作用的淀积式导线挠性件结构对本发明进行了说明，但熟悉本技术领域的人员应该清楚，本发明也可以与例如整体的万向负载臂结构或其他具有贴近安装的、淀积的、或嵌入的导线以及带或不带绝缘防护层的导电悬架构件一起配合使用。因此，应该知道，本公开内容不应被理解为限制。在阅读了上述公开内容后，各种变更和变形对熟悉本技术领域的人员无疑是显而易见的。因此，应该指出，所附各项权利要求应理解为包括属于本发明实质精神和范围的全部变更和变形。
权利要求
1.一种整体负载臂组件，用于支承接近存储媒体的读/写磁头/浮动块组件并将该磁头与读/写电路电气连接，该负载臂组件包括向该读/写磁头/浮动块组件附近部位延伸的普通平面型导电构件；淀积在该导电构件上的第一电绝缘层；淀积在该第一电绝缘层上的第一电迹线通路；淀积在该第一电迹线通路上的第二电绝缘层；淀积在该第二电绝缘层上的第二电迹线通路；该第二电迹线通路相对于该第一电迹线通路横向对正，以便控制该整体负载臂组件的电感、电容和电阻中的至少一个参数。
2.根据权利要求1所述的整体负载臂组件，其特征在于该普通平面型导电构件包括一个挠性件，该挠性件包括一个万向接头，用于将读/写磁头/浮动块组件定位在接近存储媒体的部位。
3.根据权利要求1所述的整体负载臂组件，其特征在于该第二电迹线通路相对于该第一电迹线通路横向偏置。
4.根据权利要求1所述的整体负载臂组件，其特征在于在该第一电绝缘层上形成第一和第二电迹线通路，在该第二电绝缘层上形成第三和第四电迹线通路，使该第三和第四电迹线通路彼此相对地横向偏置并分别与第一和第二电迹线通路纵向对正和覆盖第一和第二电迹线通路，并将第一电迹线通路与第四电迹线通路并联，将第二电迹线通路与第三电迹线通路并联。
5.根据权利要求1所述的整体负载臂组件，其特征在于在该第一电绝缘层上以彼此横向相隔的关系形成第一和第二电迹线通路，在该第二电绝缘层上以彼此横向相隔的关系形成第三和第四电迹线通路，在该第三和第四电迹线通路上形成第三电绝缘层，在该第三电绝缘层上以彼此横向相隔的关系形成第五和第六电迹线通路，使该第一、第三和第五电迹线通路彼此相对地沿纵向和横向对正并将其并联连接，使该第二、第四和第六电迹线通路彼此相对地沿纵向和横向对正并将其并联连接。
6.根据权利要求1所述的整体负载臂组件，还包括在该第一电绝缘层上淀积的多条电信号接地迹线通路；在该第二电绝缘层上淀积的多条电信号迹线通路；使该电信号迹线通路相对于该电信号接地迹线通路横向对正，以便控制该整体负载臂组件的电感、电容和电阻中的至少一个参数。
7.根据权利要求6所述的整体负载臂组件，还包括在该电信号迹线通路上淀积的第三电绝缘层及在该第三电绝缘层上淀积的多条上覆电信号接地迹线通路，使上覆电信号接地迹线通路相对于该电信号接地迹线通路横向对正，以便控制该整体负载臂组件的电感、电容和电阻中的至少一个参数。
8.根据权利要求6所述的整体负载臂组件，还包括在该第二电绝缘层上，在该电信号迹线通路之外为调整该整体负载臂组件的电感、电容和电阻中的至少一个所选择的距离上淀积的第二级电信号接地迹线通路。
9.一种整体负载臂组件，用于支承接近存储媒体的读/写磁头/浮动块组件并将该磁头与读/写电路电气连接，该负载臂组件包括向该读/写磁头/浮动块组件附近部位延伸的普通平面型导电构件；淀积在该导电构件上的第一电绝缘层；淀积在该第一电绝缘层上的至少一条电迹线通路；及连接于该普通导电构件，以覆盖和环绕的相互关系淀积并与至少一条电迹线通路相隔一定距离的接地面。
10.根据权利要求9所述的整体负载臂组件，还包括在至少一条电迹线通路上淀积并将该接地面与该迹线通路分隔的第二电绝缘层。
11.根据权利要求9所述的整体负载臂组件，包括在该第一电绝缘层上淀积并由接地面结构包封的限定信号通路的多条电迹线。
12.一种整体挠性件/导线结构，用于支承接近存储媒体的读/写磁头组件并将该磁头与读/写电路电气连接，该挠性件/导线结构包括具有用于支承该读/写磁头的万向接头的普通平面型导电挠性构件；淀积在该挠性构件上的第一电绝缘层；淀积在该第一电绝缘层上的第一电迹线通路；淀积在该第一电迹线通路上的第二电绝缘层；淀积在该第二电绝缘层上的第二电迹线通路；该第二电迹线通路相对于该第一电迹线通路横向偏置。
13.一种整体挠性件/导线结构，用于支承靠近存储媒体的读/写磁头/浮动块组件并将该磁头与读/写电路电气连接，该挠性件/导线结构包括具有用于支承读/写磁头/浮动块组件的万向接头的普通平面型导电挠性构件；淀积在该挠性构件上的第一电绝缘层；淀积在该第一电绝缘层上的第一和第二电迹线通路；淀积在该第一和第二电迹线通路上的第二电绝缘层；淀积在该第二电绝缘层上的第三和第四电迹线通路；使该第三和第四电迹线通路彼此相对地横向偏置并分别与第一和第二电迹线通路纵向对正和覆盖第一和第二电迹线通路；将第一电迹线通路与第四电迹线通路并联，将第二电迹线通路与第三电迹线通路并联。
14.一种整体挠性件/导线结构，用于支承接近存储媒体的读/写磁头/浮动块组件并将该磁头与读/写电路电气连接，该挠性件/导线结构包括具有用于支承该读/写磁头/浮动块组件的万向接头的普通平面型导电挠性构件；淀积在该挠性构件上的第一电绝缘层；在该第一电绝缘层上以彼此横向相隔的关系淀积的第一和第二电迹线通路；在该第一和第二电迹线通路上淀积的第二电绝缘层；在该第二电绝缘层上以彼此横向相隔的关系淀积的第三和第四电迹线通路；在该第三和第四电迹线通路上淀积第三电绝缘层；在该第三电绝缘层上以彼此横向相隔的关系淀积的第五和第六电迹线通路；使该第一、第三和第五电迹线通路彼此相对地沿纵向和横向对正并将其并联连接，使该第二、第四和第六电迹线通路彼此相对地沿纵向和横向对正并将其并联连接。
全文摘要
磁头悬架具有集成多层迹线导线阵列,用于支承读/写磁头并将该磁头与磁盘驱动器中的电子线路电气连接。该导线阵列的电微带传输线路特性由迹线通路在多层内的选择性位置和连接进行控制,以便控制和平衡包括阵列阻抗、迹线间电容和迹线对接地面的电容在内的电气参数。该接地面还可以包括薄实心板材或淀积在微带传输线路的载送信号迹线附近部位的接地迹线配置,从而获得预期的电气特性。
文档编号G11B21/16GK1178985SQ97120409
公开日1998年4月15日 申请日期1997年9月30日 优先权日1997年9月30日
发明者阿鲁·巴拉克里舍纳 申请人:昆腾公司