用于优化stt-mram尺寸和写入误差率的装置和方法
【专利说明】
【背景技术】
[0001]具有非易失性的芯片上嵌入式MRAM(磁随机存取存储器)能够以超过高密度SRAM(静态随机存取存储器)的存储密度实现能量和计算效率。但是，集成有高级CM0S(例如，14nm及更小的CMOS工艺技术节点)的领先STT-MRAM(自旋转移转矩磁随机存取存储器)在位单元的编程(即写入操作)期间面临着高电压和高电流密度的问题。
[0002]例如，集成有高级CMOS工艺技术的STT-MRAM表现出了不充分的驱动电流，这是由从逆平行态到平行态的写入操作期间MRAM器件的固有高电阻导致的。集成有高级CMOS工艺技术的STT-MRAM还由于驱动电流不充分而在基于MTJ的MRAM中表现出高写入误差率和/或低速切换(例如，超过20ns)。集成有高级CMOS工艺技术的STT-MRAM还由于接近写入驱动电路的位的过驱动而表现出可靠性问题。预计这些以及其它问题随着CMOS工艺缩放以降低金属0(M0)间距而发展。
【附图说明】
[0003]通过下文给出的【具体实施方式】以及本公开内容的各实施例的附图，本公开内容的实施例将得到更加充分的理解，但是，不应将所述【具体实施方式】和附图看作使本公开内容限制于具体的实施例，它们只是用于解释和理解。
[0004]图1A-B图示了MRAM(磁随机存取存储器)阵列的行，这些行在更靠近驱动端的位单元上产生高应力，而对于离驱动端较远的位单元而言则产生高写入误差率。
[0005]图2图示了本公开内容的一个实施例的在选择线(SL)信号路径上具有嵌入式中继器的MRAM阵列的行。
[0006]图3A图示了根据本公开内容的一个实施例的示出具有图1A-B的常规方案的MTJ(磁隧道结)器件的驱动电压和电流的曲线图。
[0007]图3B图示了根据本公开内容的一个实施例的示出图2的方案中采用的MTJ器件的驱动电压和电流的曲线图。
[0008]图4图示了根据本公开内容的一个实施例的在SL信号路径上具有中继器的MRAM阵列的两个行的一部分的布局。
[0009]图5图示了根据本公开内容的一个实施例的在SL信号路径上具有两个中继器的MRAM阵列的两个行的一部分的布局。
[0010]图6图示了根据本公开内容的一个实施例的用于形成具有嵌入式中继器的MRAM阵列的方法的流程图。
[0011]图7是根据本公开内容的一个实施例的具有在SL信号路径上带有嵌入式中继器的MRAM阵列的智能设备、计算机系统或SoC(片上系统)。
【具体实施方式】
[0012]图1A-B图示了MRAM阵列的行，这些行在较靠近驱动端的位上产生高应力，而对于离驱动端较远的位而言则产生高写入误差率。图1A图示了 MRAM阵列的行100，行100具有写入驱动器，以驱动多个基于MTJ的位单元(S卩，Cell[0]到Cell[N])的位线(BL)信号路径，其中，N是大于1的整数。每个位单元包括MTJ器件，所述器件的自由铁磁层耦合到BL，固定铁磁层耦合到晶体管，例如，η型晶体管(又称为选择晶体管)，所述晶体管的栅极端子耦合到字线(WL)。
[0013]例如，Ce 11 [ 0 ]具有MT J0器件，其与η型晶体管ΜΝ0串联，从而使得ΜΝ0的漏极端子耦合到固定铁磁层，ΜΝ0的源极端子耦合到选择线(SL)信号路径，栅极端子耦合到字线WL[0]。类似地，Cell[N]具有MTJN器件，其与η型晶体管MNN串联，从而使得MNN的漏极端子耦合到固定铁磁层，ΜΝΝ的源极端子耦合到选择线(SL)信号路径，栅极端子耦合到字线WL[N]。
[0014]每个位单元的读写电流路径等同，这导致了很多设计折衷。例如，在读操作期间，期望MTJ器件具有比写入操作期间更高的电阻。但是，具有用于通过读写电流的相同电流路径阻碍了具有用于读写操作的不同电阻。为了向位单元写入逻辑高，相对于SL升高BL，并且，为了向位单元写入逻辑低，相对于SL降低BL。为了从位单元中进行读取，将SL设为逻辑低，并采用弱电流(例如，写入电流的1/8)来感测MTJ器件电阻。同一行内的所有位单元共享相同的BL和SL。在图1A中，选择WL[0]，并将其它位单元的WL设为逻辑低，S卩，地。通过虚线箭头示出了所产生的电流路径，其将对Ce 11 [ 0 ]产生高应力。
[0015]所述位单元可能对基于隧道结的MTJ器件有大写入电流(例如，大于ΙΟΟμΑ)和大电压(例如，大于0.7V)要求。所述位单元可能在基于MTJ的MRAM中具有高写入误差率和/或低速切换(例如，超过20ns)。由于磁隧道结中的隧穿电流，所述位单元还可能具有可靠性问题。例如，MTJ器件中的绝缘体层是对抗大电流流动的壁皇(例如，1K Ω到10K Ω )，而较低的电流则引起更高的写入误差。
[0016]图1B图示了MRAM阵列的行120，其中，通过WL[N]来选择最后的Cell[N]。在本示例中，WL[N]为逻辑高，而其它位单元的WL则为逻辑低。为了避免Cell[N]上的写入误差，写入驱动器必须驱动大电流以补偿BL和SL信号路径上的寄生电阻引起的IR(S卩，电流乘以电阻)降。通过粗虚线示出了所述电流路径。在本示例中，采用高电流来减少离驱动侧较远的位单元的写入误差。但是，离驱动侧近的位单元由于为了减少写入误差而采用的高电流而受到尚应力。
[0017]随着CMOS工艺节点的缩小，并且期望取得更高的存储密度，将在工艺中采用下金属层当中的更多层来形成MRAM。下金属层比较高的金属层提供更小的间距，因而允许获得更加紧凑的MRAM。但是，下金属层具有高IR(S卩，电流乘以电阻)降。对于低驱动电流而言，较高的IR下降引起高写入误差率和/或低速切换。为了改善写入误差率以及加快切换过程，可以采用高驱动电流，但是由于对接近写入驱动电路的位单元过驱动，这样的电流可能引起可靠性问题。
[0018]实施例描述了一种位单元，其中，在SL信号路径内以不同的间隔插入中继器。在一个实施例中，在SL信号路径上按照周期性间隔放置中继器。在一个实施例中，中继器保持基于MTJ器件的位单元用于写入操作的双向电流。在一个实施例中，BL信号路径是连续信号路径(即，在信号路径中不具有中继器)，以允许对基于MTJ器件的位单元进行读取。在一个实施例中，所述中继器是基于CMOS的缓冲器，所述缓冲器具有两个逆变器，它们串联耦合到一起，从而使得一个逆变器驱动另一个逆变器。
[0019]所述实施例允许在不对基于MTJ器件的位单元产生高应力的情况下提高通往基于MTJ器件的位单元的驱动电流，同时降低写入误差率。在一个实施例中，将横跨位单元内的MTJ的最大施加电压限制为中继器的Vcc-Vsl，其中，Vcc是电源，Vsl是SL信号路径上的电压。实施例允许选择晶体管经受SL信号路径上的电源电压信号电阻降的降低的降级。以上技术效果是非限制性技术效果。可以由实施例推导出其它技术效果。
[0020]在以下描述中，将讨论很多细节，以提供对本公开内容的实施例的更详尽的解释。但是，对于本领域的技术人员将显而易见的是，可以在不需要这些具体细节的情况下来实践本公开内容的实施例。在其它情况下，通过块图的形式而非以细节示出了公知的结构和器件，以避免模糊本公开内容的实施例。
[0021]注意，在所述实施例的对应附图中，采用线表示信号。某些线可以较粗，以指示较主要的构成信号路径，和/或在一个或多个末端具有箭头，以指示主信息流向。这样的指示并非旨在限制性的。相反，结合一个或多个示例性实施例的线用于促进对电路或逻辑单元的更容易的理解。任何被代表的如通过设计需要或偏好所指定的信号都可以实际上包括一个或多个可以沿任一方向传播并且可以采用任何类型的信号方案来实施的信号。
[0022]在说明书中通篇采用的以及在权利要求中采用的术语“连接”是指被连接的东西之间的直接电连接，而没有任何中间器件。术语“耦合”要么是指所连接的东西之间的直接电连接，要么是指通过一个或多个无源或有源中间器件的间接连接。术语“电路”是指一个或多个被布置为相互协作以提供期望功能的无源和/或有源部件。术语“信号”是指至少一个电流信号、电压信号或数据/时钟信号。单数冠词的含义包括复数参考。“内”的含义包括“内”和“上”。
[0023]术语“缩放”一般是指使设计(原理图和布局)从一种工艺技术转换到另一种更加高级的工艺技术。术语“缩放”一般指在相同的技术节点内缩小布局和设备。术语“缩放”还可以指相对于另一参数(例如，电源电平)调整(例如，放慢)信号频率。词语“大体上”、“接近”、“大约”、“接近”以及“约” 一般是指处于目标值的+/-20%内。
[0024]除非另行指出，否则采用“第一”、“第二”、“第三”等顺序形容词来描述共同对象，只是表明正在参考类似对象的不同实例，而不是旨在暗示如此描述的对象必须按照排列的方式或者任何其它方式处于既定的时间或者空间顺序内。
[0025]出于所述实施例的目的，所述晶体管是金属氧化物半导体(M0S)晶体管，其包括漏极、源极、栅极和体块(bulk)端子。所述晶体管还包括Tr1-Gate和FinFet晶体管、栅极居于周围的圆柱形晶体管或者其它实现晶体管的功能的器件，例如，碳纳米管或电子自旋器件。源极和漏极端子可以是等同的端子，并且在本文中可互换使用。本领域的技术人员将认识到在不背离本公开内容的范围的情况下可以采用其它晶体管，例如，双极结型晶体管一一BJT PNP/NPN、Bi CMOS、CMOS、eFET等。术语 “MN” 是指η型晶体管(例如，NM0S、ΝΡΝ、BJT等)，并且术语“ΜΡ”是指ρ型晶体管(例如，PM0S、ΡΝΡ、BJT等)。
[0026]图2图示了本公开内容的一个实施例的在选择线(SL)信号路径上具有嵌入式中继器的MRAM阵列的行200。需要指出的是