专利名称：减少基极长度偏差的方法
技术领域：
本发明有关一种减少基极长度偏差(Bias)的方法。
(2)背景技术临限尺寸控制(Critical Dimension Control)对于用于制造微小半导体元件的现代集成电路制程而言十分重要，毕竟其决定半导体元件的可靠度与电性。举例来说，金属氧化物半导体场效应晶体管(MOSFET)的基极长度或相当于通道长度是最重要的特征之一，因为其影响半导体元件的可靠度与电性甚大。
制程上发现多晶硅层的蚀刻性质会因掺入掺质甚至因掺入掺质的种类不同而改变。在互补式金属氧化物半导体场效应晶体管(CMOS)中，N型基极与P型基极由于上述问题更是严重，共存于同一元件中。N型基极长度与P型基极长度之间会有差异存在，N型基极与P型基极间的长度偏差是源自于两种基极不同的掺质。制程上发现N型基极的蚀刻速率总是比P型基极的蚀刻速率快，这是由于N型掺质会降低N型基极的费米能阶(Fermi-Level)的缘故。另外当用来限定N型基极与P型基极的光罩透光率增加时亦即基极图案的密集程度减少时，上述的问题将变得更加棘手难以解决。高透光率光罩会造成使用来限定N型基极与P型基极的光阻层较松散，这样更加大N型基极与P型基极间在蚀刻后的长度偏差。
有鉴于上述传统制程的缺点，因此有必要发展出一种新颖进步的结构与制程以克服传统制程的缺点。而本发明正能符合这样的需求。
(3)发明内容本发明的一目的为提供一种利用一次覆毯式的离子布植制程以减少N型基极与P型基极间的基极长度偏差的方法。
本发明的另一目的为提供一种减小基极长度偏差的方法，以增加互补式金属氧化物半导体场效应晶体管元件的可靠度与电性稳定度。
为了实现上述的目的，本发明提供一种减少基极长度偏差的方法，此方法至少包含下列步骤提供一底材，该底材具有一P井区、一N井区于其内与一未掺杂导体层于其上；执行一覆毯式N型离子布植制程于该未掺杂导体层以形成一轻掺杂导体层；执行一N型离子布植制程于该轻掺杂导体层的一位于该P井区上的部份以形成一重掺杂导体层以一覆盖该轻掺杂导体层位于该N井区上的部份的布植罩幕，其中该覆毯式N型离子布植制程的一布植剂量小于该N型离子布植制程的一布植剂量；及限定该重掺杂导体层与该轻掺杂导体层以分别形成一N沟道金属氧化物半导体(NMOS)基极与一P沟道金属氧化物半导体(PMOS)基极。
以下的详细说明仅为较佳实施例并非限制。其他不脱离本发明的精神的等效改变或替换均应包含在的本发明的专利范围内。
(4)
为了能让本发明目的、特点和优点能更明显易懂，下面特举一较佳实施例并配合附图进行详细说明图1A显示一具有一P井区、N井区、浅沟渠隔离区于其内与一未掺杂导体层于其上的底材；图1B显示一覆毯式N型离子布植制程执行于导体层上以形成一轻掺杂N型布植导体层；图1C显示布植N沟道金属氧化物半导体(NMOS)的N型基极的离子布植制程执行于轻掺杂N型布植导体层位于P井区上的部份以形成一重掺杂N型布植导体层；图1D显示限定重掺杂N型布植导体层与轻掺杂N型布植导体层以形成一N沟道金属氧化物半导体(NMOS)的N型基极与一P沟道金属氧化物半导体(PMOS)的P型基极的结果；及图2显示N型基极与P型基极间的基极长度临限尺寸偏差(P-N CD Bias)与光罩透光率的关系图。
(5)具体实施方式
在此必须说明的是以下描述的制程步骤及结构并不包含完整的制程。本发明可以藉助各种集成电路制程技术来实施，在此仅提及了解本发明所需的制程技术。以下将结合附图对本发明的较佳实施例进行详细的说明，请注意图示均为简单的形式且未依照比例描绘，而尺寸均被夸大以利于了解本发明。
参考图1A所示，显示一具有一P井区102、N井区104、浅沟渠隔离区106于其内与一至少包含一多晶硅层的未掺杂导体层108于其上的底材100。此底材100至少包含一具有<100>晶格方向的P型硅底材，但不限于具有<100>晶格方向的P型硅底材。P井区102、N井区104、浅沟渠隔离区106与未掺杂导体层108可以传统的方法形成。
参考图1B所示，一覆毯式(Blanket)N型离子布植制程执行于导体层108上以形成一轻掺杂N型布植导体层110。布植的掺质至少包含磷离子，且此覆毯式N型离子布植制程的布植剂量远低于接下来布植NMOS的N型基极的离子布植制程的布植剂量。举例来说，若布植NMOS的N型基极的布植剂量为约4×1015cm-2，则覆毯式N型离子布植制程的布植剂量为约1014cm-2。两者布植剂量的比率为约10∶1。覆毯式N型离子布植制程的布植能量可与布植NMOS的N型基极的离子布植制程的布植能量相同。覆毯式N型离子布植制程的布植能量与布植NMOS的N型基极的离子布植制程的布植能量可为约40KeV。
参考图1C所示，布植NMOS的N型基极的离子布植制程执行于轻掺杂N型布植导体层110位于P井区102上的部份以形成一重掺杂N型布植导体层112以一光阻层114为罩幕。此布植NMOS的N型基极的离子布植制程的布植剂量加上覆毯式N型离子布植制程的布植剂量应等于传统布植NMOS的N型基极的离子布植制程的布植剂量。
参考图1D所示，重掺杂N型布植导体层112与轻掺杂N型布植导体层110被以传统的干式蚀刻制程限定以形成一NMOS的N型基极118与一PMOS的P型基极116。一SiN间隙壁124形成紧邻于N型基极118与P型基极116的侧壁。一N型发射极/集电极区120与一P型发射极/集电极区122接着以传统的离子布植制程分别形成于P井区102与N井区104内。N型发射极/集电极区120的掺质至少包含砷离子而其布植剂量等级为约1015cm-2。P型发射极/集电极区122的掺质至少包含硼离子而其布植剂量等级为约1015cm-2。在发射极/集电极区120与122形成后，N型基极118成为N+型，P型基极116成为P+(N)型。
参考图2所示，显示N型基极与P型基极间的基极长度临限尺寸偏差(P-NCD Bias)与光罩透光率的关系图。线段10表示传统制程N型基极与P型基极间的基极长度临限尺寸偏差与光罩透光率的关系。线段12表示本发明制程的N型基极与P型基极间的基极长度临限尺寸偏差与光罩透光率的关系。其中布植NMOS的N型基极的布植剂量与覆毯式N型离子布植制程的布植剂量的比率为约10∶1。如图2所示，如代表符号20所指出，当光罩透光率为约90％时，传统制程的基极长度临限尺寸偏差可达0.03微米。如代表符号22所指出，当光罩透光率同为约90％时，本发明制程的基极长度临限尺寸偏差仅为0.015微米。亦即再参考图1D所示，若P型基极116的基极长度为约0.3微米，N型基极118的基极长度为约0.285微米。对于传统的制程而言，若P型基极116的基极长度为约0.3微米，N型基极118的基极长度则仅为约0.27微米，而如此高的基极长度临限尺寸偏差会严重影响元件的可靠度与电性稳定度。
本发明利用一次覆毯式的离子布植制程来调整一未掺杂导体层的蚀刻性质，此导体层例如多晶硅层是用于形成NMOS元件与PMOS元件的基极，而NMOS元件与PMOS元件之间的基极长度偏差因此可以有效减少。
上述有关发明的详细说明仅为较佳实施例并非限制。其他不脱离本发明的精神的等效改变或替换均应包含在权利要求所限定的本发明的专利保护范围之内。
权利要求
1.一种减少基极长度偏差的方法，其特征在于，至少包含下列步骤提供一底材，该底材具有一P井区、一N井区于其内与一未掺杂导体层于其上；执行一覆毯式N型离子布植制程于该未掺杂导体层以形成一轻掺杂导体层；执行一N型离子布植制程于该轻掺杂导体层的一位于该P井区上的部份以形成一重掺杂导体层以一覆盖该轻掺杂导体层位于该N井区上的部份的布植罩幕，其中该覆毯式N型离子布植制程的一布植剂量小于该N型离子布植制程；及限定该重掺杂导体层与该轻掺杂导体层以分别形成一N沟道金属氧化物半导体基极与一P沟道金属氧化物半导体基极。
2.如权利要求1所述的减少基极长度偏差的方法，其特征在于，该底材至少包含一P型硅底材。
3.如权利要求1所述的减少基极长度偏差的方法，其特征在于，该P井区与该N井区是以一浅沟渠隔离隔离。
4.如权利要求1所述的减少基极长度偏差的方法，其特征在于，该未掺杂导体层至少包含一多晶硅层。
5.如权利要求1所述的减少基极长度偏差的方法，其特征在于，该覆毯式N型离子布植制程与该N型离子布植制程的布植能量相同。
6.如权利要求1所述的减少基极长度偏差的方法，其特征在于，该覆毯式N型离子布植制程与该N型离子布植制程的掺质相同。
7.如权利要求6所述的减少基极长度偏差的方法，其特征在于，该掺质至少包含磷离子。
8.如权利要求1所述的减少基极长度偏差的方法，其特征在于，该布植罩幕至少包含一光阻罩幕。
9.如权利要求1所述的减少基极长度偏差的方法，其特征在于，该覆毯式N型离子布植制程的一布植剂量小于该N型离子布植制程的一布植剂量约十的一次方。
10.一种减少基极长度偏差的方法，其特征在于，包含下列步骤提供一底材，该底材具有一P井区、一N井区于其内与一未掺杂多晶硅层于其上；执行一覆毯式N型离子布植制程于该未掺杂多晶硅层以形成一轻掺杂多晶硅层；执行一N型离子布植制程于该轻掺杂多晶硅层的一位于该P井区上的部份以形成一重掺杂多晶硅层以一覆盖该轻掺杂多晶硅层位于该N井区上的部份的布植罩幕，其中该覆毯式N型离子布植制程的一布植剂量小于该N型离子布植制程的一布植剂量约十的一次方；及限定该重掺杂多晶硅层与该轻掺杂多晶硅层以分别形成一N沟道金属氧化物半导体基极与一P沟道金属氧化物半导体基极。
全文摘要
本发明揭示一种减少基极长度偏差的方法。本发明利用一次覆毯式(Blanket)的离子布植制程来调整一未掺杂导体层的蚀刻性质，此导体层例如多晶硅层是用于形成N沟道金属氧化物半导体(NMOS)元件与P沟道金属氧化物半导体(PMOS)元件的基极，而NMOS元件与PMOS元件之间的基极长度偏差因此可以有效减少。
文档编号H01L21/02GK1501446SQ02146938
公开日2004年6月2日 申请日期2002年10月25日 优先权日2002年10月25日
发明者柯开仁, 蔡元礼, 吴明辉, 黄明贤, 黄清俊 申请人:联华电子股份有限公司