专利名称：字符线交接点布局结构的制作方法
技术领域：
本发明涉及一种基本电气元件领域半导体器件中半导体组件的布局结构，特别是涉及一种应用于内存组件的字符线交接点布局结构(Word LineStrap Layout Structure)。
背景技术：
在一个高储存容量的的内存组件中，其内存数组(memory array)通常藉由场氧化层(field oxide，FOX)划分成数个内存区域(memory area)，其中每一个内存区域的资料容量例如是8兆位(Mbits)、32兆位、或是64兆位。内存数组中的多晶硅(polysilicon)或多晶硅化金属(polysilicon silicide，polycide)字符线(word line)是横跨过数个不同的内存区域与其间的场氧化层。为了降低字符线的阻值，可以藉由接触窗将位于内存区域之间(即位于场氧化层上)的字符线电性连接至上层金属线，以形成字符线交接点布局结构。由于金属材料的阻值远低于多晶硅(或多晶硅化金属)的阻值，因此，该布局方式可以大幅减少内存组件的电阻电容迟滞效应(RC delay)。
请参阅图1A、图1B所示，图1A是现有习知字符线交接点布局结构的简要俯视示意图，图1B是图1A中现有习知字符线交接点布局结构的I-I’剖面的剖面图。另外，请参阅图2所示，是表示在内存组件中，采用现有习知字符线交接点布局结构时所产生的缺点的示意图。
请同时参阅图1A以及图1B所示，多晶硅字符线104横跨过位于基底100上的场氧化层102，其是位于二个内存区域10之间，另外，字符线104藉由接触窗106与金属线108电性连接，以形成一个字符线交接点布局结构，其中上述的接触窗106是位于场氧化层102上。在高操作电压的使用考量下，场氧化层102的厚度通常高达5000-6000埃，所以场氧化层102与相邻的内存区域10之间会有一个很大的阶梯高度(step height)。
请参阅图2所示，由于场氧化层102的高度及宽度都相当大，所以在靠近内存区域10边缘的地方，用来定义位线(图中未绘示)的光阻图案110的关键尺寸(critical dimension)会受到场氧化层102的影响，使得位于内存区域10边缘的位线的关键尺寸不在可接受的范围内，另外，由于这些位线的电性与其它位线不同，所以只能作为假位线(dummy bit lines)，如此将使内存数组的积集度(integration)下降。
由此可见，上述现有的字符线交接点布局结构仍存在有诸多缺陷，而亟待加以进一步改进。
为了解决上述现有的字符线交接点布局结构存在的问题，相关厂商莫不费尽心思来谋求解决之道，但是长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的字符线交接点布局结构存在的缺陷，本发明人基于丰富的实务经验及专业知识，积极加以研究创新，经过不断研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服上述现有的字符线交接点布局结构存在的缺陷，而提供一种新型结构的字符线交接点布局结构，所要解决的主要技术问题是借由这种布局方式，使得邻近场氧化层的位线其关键尺寸不再受到场氧化层的影响，而可解决现有习知技术所存在的问题。
本发明的再一目的在于，提供一种字符线交接点布局结构，所要解决的主要技术问题是借由本发明的布局结构方式，可以省去假位线，进而可以增加内存数组的积集度，从而更加适于实用。
本发明的目的及解决其主要技术问题是采用以下的技术方案来实现的。依据本发明提出的一种字符线交接点布局结构，其包括一隔离岛，位于二内存区域之间的一基底上；一字符线，横跨过该基底以及该隔离岛；一接触窗，位于该隔离岛上方的该字符线上；以及一金属线，位于该基底的上方，且藉由该接触窗与该字符线电性连接。
本发明的目的及解决其技术问题还可以采用以下的技术措施来进一步实现。
前述的字符线交接点布局结构，其中所述的隔离岛与接触窗尺寸相近。
前述的字符线交接点布局结构，其中所述的隔离岛包括一场氧化层。
前述的字符线交接点布局结构，其中所述的二内存区域包括二个快闪式内存区域。
前述的字符线交接点布局结构，其中所述的二内存区域包括二个动态随机存取内存区域。
前述的字符线交接点布局结构，其中所述的字符线的材质为多晶硅与多晶硅化金属其中之一。
前述的字符线交接点布局结构，其中所述的接触窗的材质为多晶硅。
前述的字符线交接点布局结构，其中所述的金属线的材质为铝与铜其中之一。
本发明的目的及解决其主要技术问题还采用以下技术方案来实现。依据本发明提出的一种字符线交接点布局结构，其包括复数个隔离岛，位于二内存区域之间的一基底上；复数条字符线，其是横跨过该基底，其中每一条字符线横跨过至少一个隔离岛；复数个接触窗，配置于该些字符线上，其中每一个接触窗位于一隔离岛上方的一字符线上；以及复数条金属线，配置于该基底上方，其中每一条金属线藉由至少一个接触窗与一条字符线电性连接。
本发明的目的及解决其技术问题还可以采用以下技术措施来进一步实现。
前述的字符线交接点布局结构，其中所述的复数个隔离岛是以之字形的方式配置。
前述的字符线交接点布局结构，其中所述的复数个隔离岛包括复数个场氧化层。
前述的字符线交接点布局结构，其中所述的二内存区域包括二个快闪式内存区域。
前述的字符线交接点布局结构，其中所述的二内存区域包括二个动态随机存取内存区域。
前述的字符线交接点布局结构，其中所述的复数条字符线的材质为多晶硅与多晶硅化金属其中之一。
前述的字符线交接点布局结构，其中所述的复数个接触窗的材质为多晶硅。
前述的字符线交接点布局结构，其中所述的复数条金属线的材质为铝与铜其中之一。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明提出的字符线交接点布局结构，是包括一隔离岛(isolationpost)、一字符线、一接触窗以及一金属线。其中，隔离岛位于二个内存区域间的基底上，且该隔离岛可为藉由区域氧化法(local oxidation，LOCOS)所形成的场氧化层。另外，字符线横跨过基底与隔离岛，且接触窗位于隔离岛上方的字符线上，其中该隔离岛与接触窗的尺寸相近。另外，金属线位于基底上，且藉由接触窗与字符线电性连接。
在本发明的字符线交接点布局结构中，由于隔离岛和接触窗一样小，因此，在定义位线的光阻图案时，靠近内存区域边缘的关键尺寸将不会受到隔离岛的影响。也就是说，位于记忆区边缘的位线可作为具有功用的位线，而不再是假位线，且内存数组的积集度亦可因此提升。
综上所述，本发明特殊结构的字符线交接点布局结构，主要包括一隔离岛、一字符线、一接触窗以及一金属线，其中，该隔离岛位于两个内存区域之间的基底上，字符线横跨过基底与隔离岛，且接触窗位于隔离岛上方的字符线上，其中隔离岛与接触窗的尺寸相近。另外，金属线位于基底上，且藉由接触窗与字符线电性连接。借由这种布局方式，使得邻近场氧化层的位线其关键尺寸不再受到场氧化层的影响，而可解决现有习知技术所存在的问题，可以省去假位线，进而可以增加内存数组的积集度，从而更加适于实用。其具有上述诸多的优点及实用价值，且在同类产品中均未见有类似的结构设计公开发表或使用，其不论在结构上或功能上皆有较大改进，且在技术上有较大的进步，并产生了好用及实用的效果，而确实具有增进的功效，从而更加适于实用，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
图1A是现有习知的字符线交接点布局结构的简要俯视示意图。
图1B是图1A中现有习知的字符线交接点布局结构I-I’剖面的剖面图。
图2是表示在内存组件中，采用现有习知字符线交接点布局结构时所产生的缺点的示意图。
图3是本发明较佳实施例的字符线交接点布局结构的俯视示意图。
图4是图3中字符线交接点布局结构的局部区域310的局部放大图。
图5是图4中所示局部结构的IV-IV’剖面的剖面图。
10 内存区域 30 内存区域100基底 300基底102场氧化层 104字符线106接触窗 108金属线110光阻图形 302隔离岛304字符线 306接触窗308金属线 310局部区域312宽广区具体实施方式
以下结合附图及较佳实施例，对依据本发明提出的字符线交接点布局结构其具体实施方式
、结构、特征及其功效，详细说明如后。
请参阅图3、图4、图5所示，绘示出依照本发明一较佳实施例的一种字符线交接点布局结构。其中，图3是本发明较佳实施例的字符线交接点布局结构的俯视示意图，图4是图3中字符线交接点布局结构的局部区域310的局部放大图，图5是图4中所示局部结构的IV-IV’剖面的剖面图。
本发明字符线交接点布局结构，是配置于二个内存区域30间的基底300上。本发明的布局结构，其包括数个隔离岛302、数条字符线304、数个接触窗306以及数条金属线308。其中，这些隔离岛302是形成于二个内存区域30间的基底300上(如图3所示)，这些内存区域30例如是快闪式内存(flashmemory)区域，或是动态随机存取内存(dynamic random accessmemory，DRAM)区域，且该隔离岛302可以为藉由区域氧化法所产生的场氧化层。
另外，字符线304横跨过基底300，其中每一条字符线304横跨过至少一个隔离岛302，而这些字符线304的材质例如可以是多晶硅或是多晶硅化金属。此外，接触窗306是配置于字符线304上，其中每一个接触窗306都位于一个绝缘岛302上方的字符线304上，且接触窗306的材质例如是多晶硅之类的导电材质。另外，金属线308是位于基底300上方，且金属线308的材质例如是铝或铜，其中，每一条金属线308藉由至少一个接触窗306与字符线304电性连接。由于金属材质的阻值远低于多晶硅或是多晶硅化金属，所以内存组件的RC迟滞效应可以减小。
此外，如图3、图4所示，位于相邻二字符线304下方的二个隔离岛302彼此并未对齐，亦即位于邻近二字符线304上方的二个接触窗306，以及位于该二接触窗312周围的该二个邻近字符线的二个宽广区312(broadenedportion)也未对齐。因此，字符线304之间的间距可以减小，以增加内存组件的积集度。除此之外，这些隔离岛302的配置方式并不仅限于图3所示的“之字形(zigzag form)”配置方式，只要任两相邻字符线304下的二个隔离岛302彼此之间未对齐即可。此外，在二个内存区域之间，每一条字符线上下亦可配置复数对的接触窗以及隔离岛，以降低字符线与相对应的金属线间的阻值。
在本发明的字符线交接点布局结构中，由于上述的隔离岛与接触窗一样小，因此在定义位线的光阻图案时，靠近内存区域边缘的关键尺寸将不会受到隔离岛的影响。换言之，靠近内存区域边缘的位线可作为具有功用的位线，不再是假位线，且内存数组的积集度亦可因此提升。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种字符线交接点布局结构，其特征在于其包括一隔离岛，位于二内存区域之间的一基底上；一字符线，横跨过该基底以及该隔离岛；一接触窗，位于该隔离岛上方的该字符线上；以及一金属线，位于该基底的上方，且藉由该接触窗与该字符线电性连接。
2.根据权利要求1所述的字符线交接点布局结构，其特征在于其中所述的隔离岛与接触窗尺寸相近。
3.根据权利要求1所述的字符线交接点布局结构，其特征在于其中所述的隔离岛包括一场氧化层。
4.根据权利要求1所述的字符线交接点布局结构，其特征在于其中所述的二内存区域包括二个快闪式内存区域。
5.根据权利要求1所述的字符线交接点布局结构，其特征在于其中所述的二内存区域包括二个动态随机存取内存区域。
6.根据权利要求1所述的字符线交接点布局结构，其特征在于其中所述的字符线的材质为多晶硅与多晶硅化金属其中之一。
7.根据权利要求1所述的字符线交接点布局结构，其特征在于其中所述的接触窗的材质为多晶硅。
8.根据权利要求1所述的字符线交接点布局结构，其特征在于其中所述的金属线的材质为铝与铜其中之一。
9.一种字符线交接点布局结构，其特征在于其包括复数个隔离岛，位于二内存区域之间的一基底上；复数条字符线，其是横跨过该基底，其中每一条字符线横跨过至少一个隔离岛；复数个接触窗，配置于该些字符线上，其中每一个接触窗位于一隔离岛上方的一字符线上；以及复数条金属线，配置于该基底上方，其中每一条金属线藉由至少一个接触窗与一条字符线电性连接。
10.根据权利要求9所述的字符线交接点布局结构，其特征在于其中所述的复数个隔离岛是以之字形的方式配置。
11.根据权利要求9所述的字符线交接点布局结构，其特征在于其中所述的复数个隔离岛包括复数个场氧化层。
12.根据权利要求9所述的字符线交接点布局结构，其特征在于其中所述的二内存区域包括二个快闪式内存区域。
13.根据权利要求9所述的字符线交接点布局结构，其特征在于其中所述的二内存区域包括二个动态随机存取内存区域。
14.根据权利要求9所述的字符线交接点布局结构，其特征在于其中所述的复数条字符线的材质为多晶硅与多晶硅化金属其中之一。
15.根据权利要求9所述的字符线交接点布局结构，其特征在于其中所述的复数个接触窗的材质为多晶硅。
16.根据权利要求9所述的字符线交接点布局结构，其特征在于其中所述的复数条金属线的材质为铝与铜其中之一。
全文摘要
本发明是关于一种字符线交接点布局结构，其包括一隔离岛，位于二内存区域之间的一基底上；一字符线，横跨过该基底以及该隔离岛；一接触窗，位于该隔离岛上方的该字符线上，其中隔离岛与接触窗的尺寸相近；以及一金属线，位于基底的上方，且藉由该接触窗与该字符线电性连接。由于隔离岛和接触窗一样小，因此在定义位线的光阻图案时，靠近内存区域边缘的关键尺寸将不会受到隔离岛的影响，即，位于记忆区边缘的位线可作为具有功用的位线，而不再是假位线，借由这种布局方式，使得邻近场氧化层的位线其关键尺寸不再受到场氧化层的影响，而可省去假位线，进而可以增加内存数组的积集度，从而更加适于实用。
文档编号H01L21/70GK1549342SQ0313064
公开日2004年11月24日 申请日期2003年5月6日 优先权日2003年5月6日
发明者刘振钦, 陈耕晖, 黄兰婷 申请人:旺宏电子股份有限公司