专利名称：场效应晶体管的制作方法
技术领域：
这里描述的实施例一般涉及场效应晶体管。
背景技术：
常规上，诸如隧道场效应晶体管(以下也被称为TFET)的具有急剧亚阈斜率特性的场效应晶体管(FET)具有其中源扱/漏极区具有相互不同的导电类型(p+-i_n+)的非对称源极/漏极结构。在这种非対称源极/漏极结构中，源极区、沟道区和漏极区由通过离子注入形成的p-i-n结形成。源极结中的BTBT(带-带隧道，Band To Band Tunneling)确定了电流驱动能力。因此，为了改善驱动电流，隧道势垒需要通过在源极结中形成具有急剧轮廓的高掺杂浓度结而被减薄到Inm 3nm。同时，泄出(off-leak)电流由漏极结中的BTBT确定。因此，在被设计成消耗较少功率的器件中，需要使得隧道势垒更厚，并且需要通过形成具有缓和轮廓的低掺杂浓度结作为沟道区和漏极区之间的结而使得泄漏电流更低。存在形成作为CMOS逻辑中的基本电路的反相器电路和ニ输入NAND电路的FET是分别具有对称结构的FET的情况，在所述对称结构中，源极区和漏极区具有相同的导电类型。在这种情况下不出现以下描述的问题，但是在形成反相器电路和ニ输入NAND电路的FET是分别具有非対称结构的FET的情况下出现以下描述的问题，在非対称结构中，源极区和漏极区具有相互不同的导电类型。在源极/漏极结构対称的情况下，垂直层叠的P-FET区和n-FET区通过离子注入掩模相互分开长的距离，使得能够容易地相互分开形成P-FET和n-FET。另ー方面，在源扱/漏极结构不对称的情况下，需要以栅极区为边界相互分开地形成η型区和P型区。如果在这种结构中，栅极长度为50nm或更小，那么，鉴于光刻的对准精度，相互分开地形成η型区和P型区被视为是不实际的。并且，为了在源极结中形成具有急剧轮廓的高掺杂浓度结并在漏极结中形成具有缓和轮廓的低掺杂浓度结，需要对准离子 注入方向。因此，需要对准形成电路的FET的源极区和漏极区的取向。并且，在形成ニ输入NAND电路的情况下，垂直层叠n-FET，并且存在用作两个n_FET的源极区和漏极区的区域。在源极/漏极区形成非対称结构的情况下，不能形成这种电路布局。在源极/漏极区形成对称结构的情况下，即使存在用作两个n-FET的源极区和漏极区的区域，也不出现问题。如上所述，在源极/漏极区形成非対称结构的情况下，常规电路设计技术不能被原样应用于器件布局，并且，存在伴随布局设计改变的面积增加和成本増加的问题。
发明内容
根据ー个方面，提供了一种场效应晶体管，包括半导体层；在半导体层中相互以一定距离形成的源极区和漏极区；在半导体层的一部分上形成的栅绝缘膜，该部分位于源极区和漏极区之间；在栅绝缘膜上形成的栅电扱；以及在栅电极的至少ー个侧面上形成的栅侧壁，所述侧面位于源极区侧和漏极区侧，所述栅侧壁由高介电材料制成，其中，所述源极区和漏极区与栅电极的相应侧面分开设置。
图1(a)和图1(b)是根据第一实施例的晶体管的截面图；图2(a)和图2(b)是用于解释根据第一实施例的晶体管的操作的示图；图3(a)和图3(b)是用于解释根据第一实施例的晶体管的操作的示图；图4是根据第一实施例的变型的晶体管的截面图；图5(a)和图5(b)是用于解释根据第二实施例的晶体管的示图； 图6是比较例的晶体管的截面图；图7是示出比较例的I-V特性的示图；图8是用于解释根据第一或第二实施例的晶体管中的泄出电流的示图；图9是根据第三实施例的晶体管的截面图；图10是用于解释根据第三实施例的晶体管的I-V特性的示图；图11是根据第四实施例的晶体管的截面图；图12是用于解释根据第四实施例的晶体管的示例性制造方法的截面图；图13是用于解释根据第四实施例的晶体管的另ー示例性制造方法的截面图；图14是根据第五实施例的晶体管的截面图；图15是根据第六实施例的晶体管的截面图；图16(a)、图16(b)是用于解释根据第六实施例的晶体管的示例性制造方法的截面图；图17是示出根据第七实施例的CMOS晶体管的制造方法的截面图；图18是示出根据第七实施例的CMOS晶体管的制造方法的截面图；图19是示出根据第七实施例的CMOS晶体管的制造方法的截面图；图20是示出根据第七实施例的CMOS晶体管的制造方法的截面图；图21是示出根据第七实施例的CMOS晶体管的制造方法的截面图；图22是示出根据第七实施例的CMOS晶体管的制造方法的截面图；图23是示出根据第七实施例的CMOS晶体管的制造方法的截面图；以及图24是示出根据第七实施例的CMOS晶体管的制造方法的截面图。
具体实施例方式根据实施例的场效应晶体管包括半导体层；在半导体层中相互以一定距离形成的源极区和漏极区；在半导体层的一部分上形成的栅绝缘膜，该部分位于源极区和漏极区之间；在栅绝缘膜上形成的栅电扱；以及在栅电极的至少ー个侧面上形成的栅侧壁，所述侧面位于源极区侧和漏极区侧，栅侧壁由高介电材料制成。源极区和漏极区与栅电极的相应侧面分开设置。以下，參照附图描述实施例。(第一实施例)在图I (a)和图I (b)中示出根据第一实施例的场效应晶体管(以下也被称为晶体管)。图1(a)是第一实施例的晶体管的截面图。图1(b)是被图1(a)所示的虚线包围的区域20的放大图。在包含半导体层2、在半导体层2上形成的绝缘膜4和在绝缘膜4上形成的半导体层6的半导体基板上形成第一实施例的晶体管。例如，使用Si层作为半导体层2。使用SihGeJO < X < I)层作为半导体层6。在半导体层6不是Si层或者半导体层6包含Ge的情况下，半导体层6优选具有应变。在以下描述中，半导体层6是Ge层。在Ge层6上形成栅绝缘膜8，并且，在栅绝缘膜8上形成栅电极10。使用由Si02、Si0N、Ge02、Ge0N、HfO2, A1203、HfAlxOy, HfxLayO, LaxOy, LaxZryO, ZrxOy等制成的膜或这些材料中的ー些的层叠膜作为栅绝缘膜8。例如，在栅电极10的侧面上形成由高介电材料或具有18或更高介电常数的介电材料制成的第一栅侧壁(以下也被称为第一侧壁)12。可用作第一侧壁12的高介电材料的例子包括分别包含选自包含Hf、Zr、Al、Y、La、Ta、Pr、Ce、Sr、Ti和Dy的组的至少ー种元素的氧化物、氧氮化物、硅酸盐或铝酸盐。特别地，例子包括HfO2、ZrO2, Y2O3> La203、TiO2, TaOxNy,SrxTiy0、LaZr03、LaA103、Hf0N、HfSi0x、HfSi0N、HfSiGe0x、HfSiGe0N、HfGe0x、HfSiGe0N、 Zr0N、ZrSiOx, ZrSiON、ZrSiGeOx, ZrSiGeON, ZrGeOx, ZrSiGeON, HfAlxOv, HfLaO, LaxZryO 或 Lax0y。并且，在第一侧壁12的与栅电极10相对侧的表面上形成由绝缘体制成的第二栅侧壁(以下也被称为第二侧壁)16。第二侧壁16的材料可以不是高介电材料，并且，可以是Si02、SiN或GeN等。使用第二侧壁16以自对准方式形成后面描述的源电极18a和漏电极18b，并且，如果在离开第一侧壁12的端部的位置上形成源电极18a和漏电极18b，那么不需要形成该第二侧壁16。在第一侧壁12的与栅电极10相对侧的半导体层6部分中形成源极区14a和漏极区14b。即，源极区14a和漏极区14b相对于栅电极10处于偏移状态(图I (a))。偏移量Ltjff优选大于Onm但小于10nm。当第一侧壁12的介电常数为约20时,偏移量Ltjff优选大于Onm但小于5nm，以便通过来自栅电极端的边缘电场充分地反型该区域成为扩展区，并且减少寄生电阻。在相应第二侧壁16的与栅电极10相对侧的源极区14a中形成源电极18a，并且在相应第二侧壁16的与栅电极10相对侧的漏极区14b中形成漏电极18b。即，在半导体层6中，在离开栅电极10的位置上形成源极区14a和漏极区14b，并且，在更远离栅电极10的位置上形成源电极18a和漏电极18b。因此，源电极18a比源极区14a更远离栅电极10，并且，漏电极18b比漏极区14b更远离栅电极10。源极区14a和漏极区14b被定位成相对于栅电极10对称，并且，源电极18a和漏电极18b也被定位成相对于栅电极10对称。在本实施例的晶体管为η型沟道晶体管的情况下，源极区14a和漏极区14b具有被引入半导体层6中的诸如P、As或Sb的η型掺杂剂。在本实施例的晶体管为P型沟道晶体管的情况下，源极区14a和漏极区14b具有被引入半导体层6中的诸如B、Ga或In的P型掺杂剂。掺杂剂的浓度为IX IO15cnT2。掺杂剂的浓度优选在5X IO14 2X IO15CnT2的范围内。源电极18a和漏电极18b由半导体层6和诸如Er、Y、Yb或Dy的过渡金属、Ni、Pt、Ni合金、Pt合金等的金属间化合物制成。例如，在半导体层6由Ge制成的情况下,源电极18a和漏电极18b由包含NiGe或PtGe的金属间化合物制成。在第一实施例中，不在半导体层6中形成扩展区，而使用高介电材料作为第一栅侧壁12。因此，如图1(b)所示，由高介电材料制成的第一侧壁12有效地将栅电极10的边缘电场传送给半导体层6中的沟道区，并在沟道区中引起反型层15，所述边缘电场是当接通晶体管时生成的。当晶体管接通时，反型层15用作扩展区。应当注意，沟道区是半导体层6中位于源极区14a和漏极区14b之间的区域。现在參照图2(a)、图2(b)、图3(a)和图3(b)描述根据第一实施例的晶体管的操作原理。图2(a)是示出在向第一实施例的晶体管的栅电极10施加电压之后立即观察到的沟道区的截面图。图2(b)是示出在这种情况下漏极电流Id和栅极电压Vg之间的关系的示图。图3(a)是示出当向栅电极10施加的电压从图2(a)和图2(b)所示情况下施加的电压增加时观察到的沟道区的截面图。图3(b)是示出在这种情况下漏极电流Id和栅极电压Vg之间的关系的示图。在图2(b)和图3(b)中，Ion表示将晶体管置于接通状态的电流，并且Ioff表示将晶体管置于完全关断状态的电流。如图2(a)和图2(b)所示，在紧接在晶体管开始从关断状态增加其栅极电压之后的初始阶段中，晶体管执行常规MOSFET的操作。S卩，如图2(b)所示，随着栅极电压Vg的绝对值变大，漏极电流Id的绝对值变大，具有60mV/dec的斜率。应当注意，常规MOSFET是不使用高介电材料作为栅侧壁12的晶体管，并且，分别在源极区和漏极区中形成扩展区。 当向栅电极10施加的电压的绝对值从图2(a)和图2(b)所示情况下施加的电压进ー步增加时，从源极区14a注入的载流子(例如，在P沟道晶体管的情况下的空穴)被漏极电场加速，并与漏极区14b的边缘部分碰撞，引起冲击电离现象。由冲击电离现象产生的少数载流子(例如，电子)中的一些累积在半导体层6和绝缘膜4之间的界面附近。由于累积的少数载流子，由漏极区14b、沟道区和源极区14a形成的寄生双极晶体管被接通。亚阈区中的电流通过寄生双极晶体管的电流放大效应被放大。通过亚阈区中的电流放大，能够实现超过60mV/dec的S值(參见图3(b))。即，可使晶体管达到接通状态电流Ion所需的栅极电压Vg的绝对值小于常规MOSFET中所需的栅极电压Vg的绝对值。此时，更优选通过向半导体层2施加背栅电压来便利所述累积。如上所述，根据第一实施例，能够实现急剧的S值特性。并且，由于晶体管具有其中源扱/漏极区具有相同导电类型的对称结构，能够在器件布局中原样使用常规电路设计技术。因此，能够抑制伴随设计变化的面积增加和成本增加。在第一实施例中，分别在源极区14a和漏极区14b中形成由金属间化合物制成的源电极18a和漏电极18b。然而，如图4中的变型那样，不需要分别在源极区14a和漏极区14b中形成由金属间化合物制成的源电极18a和漏电极18b。在这种情况下，第二侧壁16变得不需要。该变型能够实现与第一实施例相同的效果。(第二实施例)现在參照图5 (a)和图5 (b)，描述根据第二实施例的晶体管。图5 (a)是根据第二实施例的晶体管的截面图。图5(b)是示出根据第二实施例的晶体管的I-V特性的示图。除了源极区和漏极区中的每ー个由金属间化合物制成以外，第二实施例的晶体管与图1(a)所示的第一实施例的晶体管相同。即，源极区和漏极区是由金属(金属间化合物)制成的源极区17a和漏极区17b，并且被设计成具有与半导体层6的肖特基结。通过形成这种金属源扱/漏极结构，载流子被从金属源极区17a注入到沟道区中。通过该结构，如图5(b)所示，能够通过隧道载流子注入来实现由于载流子的热扩散被设定的超过60mV/dec的限制值的S值，并且，与第一实施例相比，能够进ー步提高初始上升阶段中的S值。在第二实施例的晶体管为η沟道晶体管的情况下，优选在半导体层6和源极区17a及漏极区17b之间的界面中偏析诸如S和Se中的至少ー种元素的用于肖特基势垒调制的掺杂剂。在第二实施例中，如第一实施例那样，能够实现急剧的S值特性。并且，由于晶体管具有其中源扱/漏极区具有相同导电类型的对称结构，能够在器件布局中原样使用常规的电路设计技木。因此，能够抑制伴随设计变化的面积增加和成本増加。(比较例)作为第一和第二实施例的比较例，制造图6所示的晶体管。除了由高介电材料制成的侧壁12被由诸如SiN的具有低介电常数的绝缘体制成的侧壁13替代、通过将掺杂剂引入半导体层6而在沟道区和源极区17a及漏极区17b之间形成扩展区19a和19b并且扩展区19a和19b扩展到位于栅电极10正下方的沟道区中以外，本比较例的晶体管与图5 (a)所示的第二实施例的晶体管相同。即，当从上面观察时，栅电极10部分地与扩展区19a和 19b重叠。扩展区19a和由金属制成的源极区17a形成广义的源极区，并且扩展区19b和由金属制成的漏极区17b形成广义的漏极区。在本比较例的晶体管中，如图6所示，当晶体管处于关断状态时，在与栅电极重叠的漏极区中出现GIDL (Gate Induced Drain Leakage,栅极感应的漏极泄露)。因此,如果使得向栅电极施加的电压Vg低于晶体管被关断的电压，那么泄出电流被上述寄生双极效应放大。特别地，在使用具有窄带隙的Ge作为半导体层6的情况下，由于GIDL较大，泄出电流的放大更显著。另ー方面，在第一和第二实施例中，源极区和漏极区相对于栅电极处于偏移状态，并且，不提供通过引入掺杂剂而形成的扩展区。因此，即使使得向栅电极10施加的电压Vg甚至低于晶体管被关断的电压，如图8所示，仅由于栅电极10的边缘电场在沟道区中形成累积层，并且，当晶体管被关断吋，不形成反型层。因此，如图8所示，能够限制GIDL电流的生成。由于能够限制GIDL电流的生成，GIDL电流不被寄生双极晶体管放大，并且，不出现图7所示的迅速的泄出电流增加(图8)。(第三实施例)图9示出根据第三实施例的晶体管。除了在源极区17a侧设置通过引入掺杂剂而形成的扩展区19a、设置由高介电材料制成的侧壁12作为漏极侧的侧壁、并且设置由低介电材料(例如，SiO2或SiN)制成的侧壁13作为源极侧的侧壁以外，第三实施例的晶体管与第二实施例的晶体管相同。该结构也可被应用于图I所示的第一实施例。即，如本实施例那样，在具有通过引入掺杂剂而在半导体层6和源电极18a及漏电极18b之间形成的源极区14a和漏极区14b的晶体管中，可在源极区14a侧设置通过引入掺杂剂而形成的扩展区，漏极侧的侧壁可以是由高介电材料制成的侧壁，并且，源极侧的侧壁可以是由低介电材料制成的侧壁。并且，可在源极区14a侧设置通过引入掺杂剂而形成的扩展区，漏极侧和源极侧的侧壁可以是由高介电材料制成的侧壁。图10示出具有上述结构的晶体管的I-V特性。从图10可以看出，当晶体管被关断时，不形成通过漏极重叠而导致的高场区域，并且，GIDL电流的生成被限制。由于GIDL电流的生成被限制，泄出电流不被寄生双极晶体管放大，并且，不出现迅速的泄出电流增加。并且，由于在源极区侧设置扩展区，当晶体管处于接通状态时，能够减小源极端处的寄生电阻。
如第一或第二实施例那样，在第三实施例中，晶体管也具有其中源扱/漏极区具有相同导电类型的对称结构。因此，能够在器件布局中原样使用常规电路设计技木。因此，能够抑制伴随设计变化的面积增加和成本増加。(第四实施例)图11示出根据第四实施例的晶体管。除了半导体层6被由SiGe制成的半导体层6A替代并且半导体层6A具有包含在氧化物膜4侧形成的Si层6A1、在栅绝缘膜8侧形成的Si层6A3和介于其间的SihGexOXx彡I)层的三层结构以外，第四实施例的晶体管与图5所示第二实施例的晶体管相同。在以下的描述中，SihGex (O < X彡I)层是Ge层6A2。在这种情况下，在Si层6Ai和Ge层6A2之间的界面附近以及在Si层6A3和Ge层6A2之间的界面附近形成其中Si和Ge共存的层。存在以下的两种用于制造具有上述三层结构的半导体层6A的方法。根据两种方 法中的ー种，如图12所示，通过使用UHVCVD (超高真空化学气相沉积)、LPCVD (低压化学气相沉积)或MBE (分子束外延)等的外延生长，在半导体层2上形成氧化物膜4，并且，依次在上面形成有Si层GA1的SOI (绝缘体上硅)基板上形成Ge层6A2和Si层6A3。根据另ー种方法，如图13所示，通过使用UHVCVD、LPCVD或MBE等的外延生长，在SOI基板上形成STI (浅沟槽隔离)30，并且，依次在Si层6Ai上形成Ge层Qk2和Si层6A3。通过形成具有上述结构的半导体层6A，能够确保栅绝缘膜8和半导体层6A的Si层6A3之间的界面的可靠性以及氧化物膜4和半导体层6A的Si层SA1之间的界面的可靠性，并且，能够使得由由Ge层6A2形成的沟道层引起的冲击电离的效率更高。第四实施例的结构可被应用于第一实施例的晶体管。如第一或第二实施例那样，在第四实施例中，晶体管也具有其中源扱/漏极区具有相同导电类型的对称结构。因此，能够在器件布局中原样使用常规电路设计技木。因此，能够抑制伴随设计变化的面积增加和成本増加。(第五实施例)图14示出根据第五实施例的晶体管。除了半导体层6被由SiGe制成的半导体层6B替代并且半导体层6B具有包含在氧化物膜4侧形成的Si层GB1和在栅绝缘膜8侧形成的SihGex(O < X < I)层的双层结构以外，第五实施例的晶体管与图5所示第二实施例的晶体管相同。在以下描述中，Si1^Gex(O < X < I)层是Ge层6B2。可通过外延生长和/或氧化和Ge缩合SiGe层来形成具有这种Ge轮廓的半导体层6B。并且，如第四实施例所述，在通过使用SOI基板来形成STI (浅沟槽隔离)30之前或之后，可以通过使用UHVCVD、LPCVD或MBE等的外延生长，在Si层GB1上形成Ge层6B2。通过形成具有上述结构的半导体层6B，能够确保氧化物膜4和Si层6Bi之间的界面的可靠性，并且能够使得由由Ge层6B2形成的沟道层引起的冲击电离的效率更高。第五实施例的结构可被应用于第一实施例的晶体管。如第一或第二实施例那样，在第五实施例中，晶体管也具有其中源扱/漏极区具有相同导电类型的对称结构。因此，能够在器件布局中原样使用常规电路设计技木。因此，能够抑制伴随设计变化的面积增加和成本増加。(第六实施例)图15示出根据第六实施例的晶体管。除了半导体层6被由SiGe制成的半导体层6C替代，以及半导体层6C具有其中位于栅电极10正下方的沟道区为Si层6Q并且在Si层6Q的两侧形成SihGexOX X彡I)层以外，第六实施例的晶体管与图5所示的第二实施例的晶体管相同。在以下描述中，在Si层6Q两侧形成的SihGexOX X彡I)层是Ge层6C2和6C3。Ge层6C2和6C3扩展到位于侧壁12正下方的区域。以图16(a)和图16(b)所示的方式制造具有这种结构的晶体管。制备包含由Si制成的半导体层2、在半导体层2上形成的氧化物膜4以及Si层22的SOI (绝缘体上硅)基板，并且，在Si层22上形成栅绝缘膜8和栅电极10。随后，在栅电极10的侧部上形成由高介电材料制成的侧壁12。然后，通过在用作源极区和漏极区的区域，即硅层22位于栅电极10两侧的区域上执行的选择性外延生长，形成SiGe层或Ge层24 (图16 (a))。Ge然后在区域中被扩散以通过氧化和缩合用于源极区和漏极区，由此形成Ge层24 (图16(b))。在上述第六实施例中，Si层6Ci位于栅绝缘膜8侧。因此，能够限制由于Ge扩散引起的栅绝缘膜8和Si层6Q之间的界面的特性的劣化。并且，由于漏极端由Ge层6C3形成，能够使得冲击电离的效率更高。 第六实施例的结构可被应用于第一实施例的晶体管。如第一或第二实施例那样，在第六实施例中，晶体管也具有其中源扱/漏极区具有相同导电类型的对称结构。因此，能够在器件布局中原样使用常规电路设计技木。因此，能够抑制伴随设计变化的面积增加和成本増加。第一到第六实施例的晶体管可被用于被称为FBC(浮动体单元)的存储器中。在这种情况下，能够在不改变器件结构的情况下，实现具有超高集成度并消耗非常少功率的存储器嵌入逻辑LSI。并且，通过使用第一到第六实施例的结构，能够在不改变常规电路设计的情况下，极大地減少逻辑电路的供给电压。(第七实施例)现在參照图17 24，描述根据第七实施例的CMOS晶体管的制造方法。首先，制备包含半导体层42、氧化物膜44和Ge层46的应变GOI (绝缘体上Ge)基板40。然后，在GOI基板40中形成用作器件隔离区的STI 48，并且，将GOI基板40分成用于形成η沟道晶体管(也被称为n-FET)的区域50a、用于形成n_FET的背栅触点的区域50b、用于形成P-沟道晶体管(也被称为p-FET)的区域50c、和用于形成p-FET的背栅触点的区域50d。形成在区域50c和50d上具有开ロ、覆盖区域50a和区域50b并由例如光刻胶制成的掩模52。通过使用掩模52，将诸如P、As和Sb之一的η型掺杂剂引入区域50c和50d中，从而在半导体层42中形成η阱区域43a (图17)。此时，半导体层46的位于区域50c和50d中的部分变为η型半导体层46a。在去除掩模52之后，形成在区域50a和50b上具有开ロ、覆盖区域50c和区域50d、并且由例如光刻胶制成的掩模54。通过使用掩模54，诸如B、Ga和In之一的p型掺杂剂被引入区域50a和50b中，从而在半导体42中形成p讲区域43b (图18)。此时,半导体层46的位于区域50a和50b中的部分变为P型半导体层46b。在去除掩模54之后，形成在区域50b和50d上具有开ロ、覆盖区域50a和区域50c、并且由例如光刻胶制成的掩模56。通过使用掩模56，在半导体层46a和46b以及氧化物膜44的位于区域50b和50d中的部分上执行蚀刻，从而去除这些部分。作为結果，P阱区域43b和n阱区域43a的位于区域50b和区域50d中的部分被露出(图19)。在去除掩模56之后，在区域50a中的半导体层46b和区域50c中的半导体层46a上形成分别包含栅绝缘膜8、栅电极10和栅侧壁12的栅结构(图20)。例如，栅绝缘膜8由 5102、310队6602、060队!1 )2、八1203、!1伙1!￡(\、!^1^0或1^!￡(\制成。栅电极 10 由多晶硅或金属制成，或者，由包含多晶硅和金属的层叠结构形成。栅侧壁12由高介电材料制成。然后形成在区域50b和50c上具有开ロ、覆盖区域50a和50d并且例如由光刻胶制成的掩模57。通过使用掩模57，将P型掺杂剂引入区域50b中的P阱区域43b中，并且，将P型掺杂剂引入区域50c中的η型半导体层46a中。这里引入的p型掺杂剂分别具有例如约lX1015cm_2的浓度。作为结果，区域50b中的P阱区域43b变为高浓度P阱区域43c，并且，在区域50c中的η型半导体层46a中形成p型源极和漏极区58 (图21)。在去除掩模57之后，形成在区域50a和50d上具有开ロ、覆盖区域50b和50c并且例如由光刻胶制成的掩模60。通过使用掩模60，将η型掺杂剂引入区域50d中的η阱区 域43a中，并且，将η型掺杂剂引入区域50a中的p型半导体区域46b中。这里引入的η型掺杂剂分别具有例如约I X IO15CnT2的浓度。此时，与η型掺杂剂一起，以约I X IO15CnT2引入用于肖特基势垒调制的S和Se中的至少ー种元素。作为結果，区域50d中的η阱区域43a变为高浓度η阱区域43d，并且，在区域50a中的p型半导体层46b中形成η型源极和漏极区 62 (图 22)。在去除掩模60之后，通过溅射在整个表面上沉积IOnm Ni膜，并且，通过RTA (迅速热退火)执行250°C下的I分钟热处理。在通过化学溶液处理有选择地去除未反应的Ni之后，重新通过RTA执行350°C下的I分钟热处理。作为结果，在区域50a中的η型源极和漏极区62中形成锗化物，从而形成金属源电极和漏电极64。并且，在区域50c中的P型源极和漏极区58中形成锗化物，从而形成金属源电极和漏电极66。并且，在区域50b中的P阱区域43c和区域50d中的η阱区域43d中形成锗化物，从而分别形成背栅电极68和70 (图23)。此时，在源电极及漏电极64和源极区及漏极区62之间的界面中，偏析为了形成η型源极和漏极区62而引入的用于肖特基势垒调制的掺杂剂，并且，肖特基势垒被调制。如图24所示，然后沉积层间绝缘膜72，并且，在层间绝缘膜72中形成与n_FET和P-FET的栅电极10、源电极和漏电极64和66以及背栅电极68和70连接的开ロ。用金属填充这些开ロ，从而形成触点74和互连76。以这种方式，完成CMOS晶体管。与第一实施例的晶体管类似，以上述方式制造的本实施例的CMOS能够实现急剧的S值特性，并且具有其中源扱/漏极区具有相同导电类型的对称结构。因此，可在器件布局中原样使用常规电路设计技木。因此，能够抑制伴随设计变化的面积增加和成本増加。虽然描述了某些实施例，但是，仅作为例子给出这些实施例，并且，这些实施例不是要限制本发明的范围。事实上，可以以各种其它形式来体现这里描述的新颖方法和系统；并且，在不背离本发明精神的情况下，可以提出这里描述的方法和系统的形式的各种省略、替代和变化。所附的权利要求书和它们的等同物要覆盖落入本发明范围和精神内的这些形式或变更方式。相关申请的交叉引用本申请基于在2011年3月25日在日本提交的在前日本专利申请No. 2011-67655并要求其作为优先权，在此通过引用并入其全部内容。
权利要求
1.一种场效应晶体管,包括 半导体层； 在半导体层中相互以一定距离形成的源极区和漏极区； 在半导体层的一部分上形成的栅绝缘膜，该部分位于源极区和漏极区之间； 在栅绝缘膜上形成的栅电扱；以及 在栅电极的至少ー个侧面上形成的栅侧壁，所述侧面位于源极区侧和漏极区侧，所述栅侧壁由高介电材料制成， 其中，所述源极区和漏极区与栅电极的相应侧面分开设置。
2.根据权利要求I的晶体管，其中，分别在源极区和漏极区中形成源电极和漏电极，所述源电极和漏电极包含所述半导体层和金属的金属间化合物。
3.根据权利要求2的晶体管，其中， 所述源电极和栅电极之间的距离比所述源极区和栅电极之间的距离长，并且， 所述漏电极和栅电极之间的距离比漏极区和栅电极之间的距离长。
4.根据权利要求I的晶体管，其中，所述源极区和漏极区中的每ー个由所述半导体层和金属的金属间化合物制成。
5.根据权利要求4的晶体管，其中， 所述半导体层为P型半导体，并且， S和Se中的至少ー种元素在所述源极区和所述半导体层之间的界面中以及在所述漏极区和所述半导体层之间的界面中被偏祈。
6.根据权利要求I的晶体管，其中，在所述源极区和所述半导体层的位于栅电极正下方的区域之间形成包含掺杂剂的扩展区。
7.根据权利要求6的晶体管，其中，所述栅侧壁在漏极区侧的栅电极侧面上形成，另ー个栅侧壁在源极区侧的栅电极侧面上形成并且由低介电材料制成。
8.根据权利要求6的晶体管，其中，所述栅侧壁在栅电极的侧面上形成并且由高介电材料制成。
9.根据权利要求I的晶体管，其中，所述半导体层是应变SihGex层，其中，O< X < I。
10.根据权利要求9的晶体管，其中，所述半导体层在绝缘膜上形成，并且包含在所述绝缘膜侧形成的第一 Si层、在所述栅绝缘膜侧形成的第二 Si层、和在第一 Si层和第二 Si层之间形成的SVxGex层，其中，O < X彡I。
11.根据权利要求9的晶体管，其中，所述半导体层在绝缘膜上形成，并且包含在所述绝缘膜侧形成的第一 Si层和在所述栅绝缘膜侧形成的SihGex层，其中，O < X < I。
12.根据权利要求9的晶体管，其中，所述半导体层包含位于栅电极正下方的第一区域和在第一区域的两侧形成的第二区域和第三区域，所述第一区域由Si制成，所述第二区域和第三区域由SihGex制成，其中，O < X彡I。
全文摘要
根据实施例的场效应晶体管包括半导体层；在半导体层中相互以一定距离形成的源极区和漏极区；在半导体层的一部分上形成的栅绝缘膜，该部分位于源极区和漏极区之间；在栅绝缘膜上形成的栅电极；和在栅电极的至少一个侧面上形成的栅侧壁，所述侧面位于源极区侧和漏极区侧，所述栅侧壁由高介电材料制成。源极区和漏极区与栅电极的相应侧面分开设置。
文档编号H01L29/78GK102694026SQ201110361360
公开日2012年9月26日 申请日期2011年11月15日 优先权日2011年3月25日
发明者入沢寿史, 手塚勉, 池田圭司, 沼田敏典 申请人:株式会社东芝