专利名称：位线结构及其制造方法
技术领域：
本发明系有关于一种位线结构及其制造方法。特别是，本发明系有关于一种次100奈米之位线结构及其制造方法，这种位线结构系适用于非易失性SNOR存储器电路，藉以在各种情况下选择性地驱动源极及漏极线。
背景技术：
在实现存储器电路时，一种基本区别方式系根据其储存架构，其中，最具有代表性之存储器电路系包括NAND架构及NOR架构。在这两种架构中，所谓之单晶体管存储器单元均需要排列为矩阵形式，且，这些单晶体管存储器单元均需要经由字线及位线驱动。
在NAND架构中，有鉴于复数个切换组件或储存组件均需要彼此串连，且，这些切换组件或储存组件均需要经由共享之选择栅极或选择晶体管驱动，因此，NOR架构之个别切换组件均需要平行排列或排列为矩阵形式，藉以使个别切换组件之选择成为可能。
第1图系表示所谓之SNOR架构(选择性NOR架构)之简单示意图，其中，相对于具有”共同源极”结构之NOR架构，个别切换组件SE1、SE2、...乃是利用个别源极线SL1、SL2、...及个别漏极线DL1、DL2、...选择性地驱动。这种选择性之驱动方法，举例来说，可以利用个别位线控制器BLC完成，藉以实现共同之位线BL1、BL2、...。另外，半导体电路排列之收缩及进一步整合亦可以利用这种方法实施，因为SNOR架构并不需要受限于预定之最小单元晶体管长度或频道长度。
第2图系表示根据第1图SNOR架构之已知布局方法之简单示意图。根据第2图所示，切换组件或存储器组件SE1、SE2、...系形成于半导体衬底之有源区域AA，且，有源区域AA系具有大致直条型之结构。这些排列成行之直条型有源区域AA表面系覆盖着排列成列之层积堆栈或字线堆栈WL1、WL2、...，且，这些排列成列之层积堆栈或字线堆栈WL1、WL2、...亦同样具有大致直条型之结构。藉此，排列成行之直条型有源区域AA及排列成列之字线堆栈W1、WL2、...之个别交叉点或重叠区域便可以形成复数个切换组件或存储器组件SE。
另外，接触区域可以连接至个别漏极区域D及源极区域S，其中，接触区域通常会形成于有源区域，且，接触区域会进一步延伸至相邻之隔离区域STI(浅渠沟隔离区域)。另外，源极线SL1、SL2、...及个别位线BL之漏极线DL1、DL2、...通常会放置于接触区域上方之之另一覆盖层积(最好表示为第一金属层)中。在这种情况中，漏极线乃是经由对应接触区域K以连接至有源区域AA之对应漏极区域D，同样地，源极线亦是经由对应接触区域K以连接至有源区域AA之对应源极区域S。
在已知位线结构之情况下，主要缺点系不止两倍密集之金属层(由于额外源极线之缘故)，相较于共享源极架构之情况。有鉴于此，进一步缩放或进一步整合之可能性便会受到显著限制。
有鉴于此，为了改善整合密度，德国专利号码DE 100 62 245 A1便建议利用源极线及漏极线做为隔离网之间隔，藉以经由具有适当开口之额外隔离层，完成关连源极区域及关连漏极区域之接触。然而，形成于衬底表面且平行排列之源极线及漏极线之必要间隔将会相对较大，且，亦可能会妨害进一步之密集整合。
另外，美国专利号码US 6008522则提出一种埋入式位线，其中，埋入式位线系形成于隔离渠沟中，且，在各种情况下可以经由接头层对称地接触源极区域及漏极区域。
相对于此，本发明之主要目的则是提供一种位线结构及其制造方法，其特别适用于SNOR架构，藉以利用更低之空间需求并达到更高之密集整合。
根据本发明，本发明之上述及其它目的系利用权利要求第1项所述之特征完成位线结构，且，利用权利要求第9项所述之特征完成位线结构之制造方法。
特别是，利用更低之空间需求以实现SNOR存储器电路架构之位线结构可以利用表面位线及埋入位线达成，其中，表面位线可以形成于衬底表面上方，藉以连接复数第一掺杂区域，且，连接复数第二掺杂区域之埋入位线可以形成于衬底内部。这种方法系包括下列步骤形成一渠沟于该衬底中；形成一渠沟隔离层于该渠沟之一渠沟表面；形成该埋入位线于该渠沟隔离层上该渠沟之一下部区域；形成一覆盖隔离层于该埋入位线上该渠沟之一第一较上局部区域；形成复数覆盖连接层于该埋入位线上该渠沟之一第二较上局部区域；以及形成复数自对准接头层于该衬底上区域，该等覆盖连接层系经由该等接头层电性连接至该等第二掺杂区域。
利用之该衬底最好系包括一硅半导体晶片；该等覆盖连接层最好系包括高掺杂复晶硅；且该等自对准接头层最好系包括硅化物。藉此，特别是，该埋入位线及关连掺杂区域系可以利用特别容易之方法及最低之特征大小进行连接。
特别是，在直接接触该等覆盖连接层及该衬底之情况下，本发明系可以得到改善之衬底接触或井区接触(若井区亦形成于衬底中)，且，本发明亦可以得到更同质之隧道效应及更强大之容忍度(相对于写入/抹除周期之数目及寄生二极管之减少)。另外，特别是，在该衬底具有多重井区结构之情况下，本发明亦可以得到复杂之表面井区接触，且，本发明亦可以得到空间需求之大幅降低。
较佳者，该等第一掺杂区域系形成漏极区域，且，该等第二掺杂区域系形成一非易失性SNOR存储器电路架构之源极区域，其中，关连字线堆栈系包括一第一隔离层、一电荷储存层、一第二隔离层、及一控制层。利用这种方法，本发明系可以得到非易失性存储器之面积最佳化，诸如快闪可抹除程序化只读存储器(EPROM)、电性可抹除程序化只读存储器(EEPROM)、及诸如此类之非易失性存储器。
相对地，在一种位线结构之制造方法中，上方具有一覆盖隔离层之一埋入位线最好系形成于具有一渠沟隔离层之一渠沟中，其中，该覆盖隔离层之两局部区域系同时移除，且，复数覆盖连接层，在该等掺杂区域形成后，系利用单一掩模形成，其中，该等覆盖连接层系经由复数自对准接头层以电性连接至该埋入位线及该等第二掺杂区域。利用这种方法，该位线结构之面积最佳化系可以利用非常简单且大致自对准之方式达成。
该覆盖隔离层最好包括一第二覆盖局部层，该第二覆盖局部层系利用一四乙氧基硅烷(TEOS)沉积步骤形成、并再度局部或半侧移除，藉以利用该覆盖连接层直接连接至该衬底。利用这种方法，只要能够提供适当掺杂之半导体材料，本发明便可以隔离及接触该衬底及该埋入位线。
或者，该覆盖隔离层亦可以具有一覆盖牺牲层，该覆盖牺牲层系利用一间隔步骤形成、并再度利用一选择性蚀刻步骤局部或半侧移除。藉此，在该渠沟中，本发明便可以利用该埋入位线之有源遮蔽提供显著改善之遮蔽特性，且，本发明之空间需求亦可以进一步减少。
附图
之简单说明本发明之其它特征及优点系定义于权利要求之各个附属项。
本发明系利用较佳实施例、并配合所附图标详细说明如下，其包括第1图系表示一SNR存储器电路架构之简化等效电路图；第2图系表示第1图已知位线结构之简化布局平面图；第3图系表示本发明位线结构之半导体电路之简化布局平面图；第4图系表示第3图半导体电路排列之简化剖面图，藉以说明本发明第一较佳实施例之位线结构；第5A至5I图系表示本发明第一较佳实施例之位线结构之制造步骤之简化剖面图；第6A至6F2图系表示本发明第二较佳实施例或第三较佳实施例之位线结构之制造步骤之简化剖面图；以及第7图系表示本发明第四较佳实施例之位线结构之简化剖面图。
较佳实施例之详细说明第3图系表示本发明位线结构之半导体电路之简化布局平面图，举例来说，这种位线结构可以应用于SNOR存储器电路架构，其中，相同之附图符号系表示第1及2图之对应组件或层积。
根据第3图所示，直条型之有源区域AA系利用直条型之渠沟隔离区域(STI)成行排列于一衬底中，举例来说，这种衬底最好系包括半导体衬底且最好系包括硅衬底。如第2图之已知技术所示，字线堆栈WLx(其中，x＝1至n)系形成于衬底表面，且，垂直于直条型之有源区域AA。举例来说，为了制造非易失性存储器组件，这些字线堆栈系具有第一隔离层(诸如栅氧化层或隧道层)、电荷储存层(诸如浮动栅极)、第二隔离层(诸如中间介电层)、及控制层(诸如实际驱动字线)。另外，为了达到隔离之目的，侧壁隔离层或间隔SP亦可以形成于字线堆栈WLx之侧壁。有鉴于此，开关组件或非易失性存储器组件SE便可以形成于有源区域AA及字线堆栈WLx之交叉点或重叠点，并且，开关组件或非易失性存储器组件SE亦可以利用字线堆栈侧边之第一掺杂区域及第二掺杂区域分别形成漏极区域D及源极区域S，藉以实现场效晶体管之结构。
然而，为了实现根据本发明之半导体电路之面积最佳化，具有源极线及漏极线配对SLx、DLx(其中，x＝1至m)之位线结构不仅会形成于衬底表面。相对于此，具有源极线及漏极线配对SLx、DLx(其中，x＝1至m)之位线结构一方面将会形成衬底之渠沟隔离区域STI内部之埋入位线SLx，另一方面则会形成衬底表面或上方之表面位线DLx。特别是，埋入位线SLx将会嵌入渠沟隔离区域STI之下部区域，且，将会经由区域形成之自对准层13接触源极区域S。另一方面，表面位线SLx(举例来说，形成于第一金属层)则会经由接触区域DC连接至开关组件SE之关连漏极区域D。藉此，本发明位线结构之空间需求便可以最佳化，且，本发明位线结构之间距大小(特征大小+特征间隔)亦可以显著降低。
根据第3图所示，直条型之表面位线DLx系形成于有源区域AA上方。由于直条型设计之缘故，表面位线DLx可以利用相对简单之方式进行微影制程及图案定义。从今以后，这项特征将会显得格外重要。然而，本发明亦可以利用相同方式得到不同形式。
第4图系表示第3图A-A剖面之简化剖面图，其中，相同之附图符号系表示相同组件或层积，且，对应组件或层积之详细说明亦不会再重复说明如下。
根据第4图所示，半导体衬底系具有多层结构或多重井区结构，其中，第一井区(举例来说，P型井区3)及第二井区(举例来说，N型井区2)系形成于实际半导体衬底1或深P型井区1中。特别是，这种类型之多重井区结构会有利于遮蔽动作及隔离特性，因为足够之隔离层，举例来说，将可以利用空间电荷区域之方式形成于衬底之深区域，并且，复杂之结构亦可以进一步实现。
随后，深渠沟(渠沟侧壁具有渠沟隔离层6)系形成于半导体衬底或形成于关连层积或井区1、2、3。随后，实际埋入位线SLx系利用导电填入层7形成于渠沟之渠沟隔离层6之下部区域。另外，最好具有第二覆盖局部层9之覆盖隔离层系形成于渠沟之上部区域或半侧。这个覆盖隔离层最好能够利用浅渠沟隔离区域(STI)方法形成。利用这种方法，根据第4图所示，本发明便可以在左手边提供绝佳之隔离特性，特别是，在渠沟之上部区域。
在渠沟之另一上部区域或右手边，关连第二掺杂区域10或源极区域S之隔离层9及渠沟隔离层6系完全移除、并利用复数接头层连接层12取代，藉以导电及接触埋入位线或电性填入层7。第二掺杂区域10系形成于隔离渠沟间之衬底表面，且，最好能够直接毗邻于这些渠沟。随后，为了连接第二掺杂区域10及埋入位线SLx，自对准接头层13系形成于衬底表面区域之掩模层11间，且，直接位于衬底表面(如第4图所示)。这些自对准接头层13，在硅半导体材料之情况下，系可以包括硅化物或金属硅化物(自对准硅化物)。
为了与衬底隔离，在第二掺杂区域10及自对准接头层13上方，中间隔离层14亦会形成于衬底表面，且，结构化之表面位线DLx系可以形成直条型，藉以做为结构化之导电层15。
如此，本发明便可以得到SNOR存储器电路架构之位线结构之面积最佳化，特别是，这种位线结构之金属层间距需求(特征大小+特征间隔)亦可以显著降低。
根据第4图所示，与第二掺杂区域10具有相对导电类型(P+型)之半导体材料(举例来说，硅)可以用来做为埋入位线或导电填入层7，且，亦可以用来做为覆盖连接层12。特别是，举例来说，P+型掺杂之半导体材料可以用来做为导电填入层7及覆盖连接层12，相对于此，源极区域S则是N+型掺杂，且，将会放置于P型掺杂井区3中。利用这种排列(其中，覆盖连接层12会因为渠沟上部区域缺少渠沟隔离层6而直接接触衬底或P型井区3)，源极区域S不仅可以利用埋入位线接触，且，亦可以利用P型井区3接触。藉此，在非易失性存储器组件之情况下，，诸如快闪电性程序化只读存储器(EPROM)，本发明便可以得到更同质之隧道行为及更大数目之写入/抹除周期(容忍度)。另外，寄生二极管或泄漏电流亦可以显著降低。经由覆盖连接层12直接接触衬底或P型井区3之另一种好处系表面接触区域之减免，其系实现井区规律电位之必需。因此，利用这种方法，本发明之布局需求亦可以大幅放宽。
第5A至5I图系表示第4图位线结构之制造方法之简化剖面图，其中，相同之附图符号系表示相同或对应之组件或层积，且，这些组件或层积将不会再度重复说明如下。
因此，根据第5A图所示，复数井区系利用，举例来说，离子植入方式形成于衬底中，藉以形成深P型井区1、浅第一井区3、及第二N型井区2。当然，深P型井区1亦可以是衬底本身，或，深P型井区1亦可以是形成于衬底之井区。随后，第一辅助隔离层4系利用，举例来说，氧化层沉积或生长方式，形成于半导体材料之表面。接着，硬掩模层5系可以形成并定义图案，且，硬掩模层5最好是形成于第一辅助隔离层4上氮化硅。硬掩模层5系可以利用已知微影方式定义图案，且，大致可以用来定义欲形成渠沟之图案。
随后，根据第5B图所示，深渠沟T系利用定义图案之硬掩模层5，藉以形成于衬底中，且，根据本发明之较佳实施例，这个渠沟T系向下延伸至第二井区2。根据本发明之说明，深渠沟之图案最好是利用非等向蚀刻方法定义，诸如反应离子蚀刻(RIE)。举例来说，这种蚀刻方法系利用清洗步骤结尾，藉以移除聚合物或聚合物残余。
随后，根据第5C图所示，渠沟隔离层6系形成于这个渠沟T之整体表面上方，且，热氧化最好能够实施，藉以形成所谓之线氧化层。然而，原则上，渠沟隔离层6亦可以利用二氧化硅以外之其它隔离层形成，特别是，渠沟隔离层6亦可以具有多层之隔离结构。
随后，为了产生埋入位线，导电填入层7系形成于这个渠沟T之渠沟隔离层6表面。在这种情况下，高度掺杂之复晶硅最好能够沉积于这个渠沟T中，且，掺杂材料最好能够根据第一井区3及欲形成接触之函数进行选择。然而，原则上，其它导电层(诸如金属层)亦可以形成于这个渠沟T中，藉以做为埋入位线SLx。
根据第5D图所示，在后续步骤中，首先，导电填入层7系可以回蚀形成凹陷，接着，举例来说，浅渠沟隔离区域(STI)方法系可以实现浅渠沟隔离区域(STI)及浅渠沟(ST)。已知浅渠沟隔离区域(STI)方法之个别步骤将不再详细说明，因为这些步骤均是熟习此项技术者之已知。
根据第5E图所示，在这种情况下，在非等向蚀刻步骤以后，硬掩模层5之渠沟边缘亦可以回蚀，这个步骤亦称为”氮化物回拉”。某个程度上，这个步骤可以释放渠沟边缘之张力，藉以方便进行后续处理、并得到改善电性特微，诸如同样存在半导体电路中之CMOS晶体管。
随后，第一覆盖局部层8亦可以形成于回蚀导电填入层7表面，藉以做为隔离层。在这种情况下，热氧化步骤最好能够实施，藉以形成另一线氧化层。最后，第二覆盖局部层9系可以形成另一隔离层，且，这个渠沟T之上部区域最好能够利用四乙氧基硅烷(TEOS)沈积方法完全填满二氧化硅。在平坦化步骤(诸如化学机械研磨步骤)以后，这个平坦化步骤可以利用硬掩模层5做为蚀刻停止层，第5E图之剖面便可以得到。
接着，根据第5F图所示，硬掩模层5或氮化硅层系完全移除，且，第一辅助隔离层4亦选择性地移除。此时，举例来说，第一隔离层(图中未示)或门氧化层或隧道氧化层可以形成于半导体衬底之有源区域AA之个别区域。然而，这种类型之第一隔离层却不是剖面附图之必要，因此，第5F图之第一隔离层系省略，且，第一掺杂区域(图中未示)及第二掺杂区域(图中未示)10系形成于半导体衬底表面，藉以做为源极区域及漏极区域。这些掺杂区域10系可以，举例来说，利用已知植入方法形成。另外，浅掺杂漏极(LDD)或终端植入亦可以利用个别间隔实施。
接着，根据第5G图所示，掩模层11或覆盖层11系形成并定义图案。藉此，在各种情况下，这个渠沟T仅会被覆盖局部区域(举例来说，半侧)。为了实现这种掩模层11，举例来说，二氧化硅层或氮化硅层系沈积并定义图案。当然，这种掩模层11亦可以利用其它材料，诸如新型之金属氧化物(ZrO2、Al2O3、...)。
随后，根据第5H图所示，覆盖隔离层(包括第一覆盖局部层8及第二覆盖局部层9)之未覆盖局部区域系利用掩模层11及，举例来说，利用高选择性非等向氧化物蚀刻步骤完全移除，直到导电填入层7之表面重新露出为止。这个步骤亦可能会导致渠沟隔离层6之过度蚀刻(图中未示)或进一步移除(请参考第4图)。
随后，根据第5I图所示，覆盖连接层12或复数覆盖连接层12系形成于这个渠沟T之回蚀局部区域之对应位置。这个步骤最好是利用原位复晶硅沉积方法实现。
在连接导电填入层7之覆盖连接层12形成以后，衬底之第一掺杂区域及第二掺杂区域10系进一步回蚀，藉以确保相邻源极区域间不再因覆盖连接层12之残余而存在寄生短路。随后，复数个自对准接头层13系可以形成于覆盖连接层23及掺杂区域10表面，进而得到掺杂区域10及覆盖连接层或埋入位线之电性连接。为了产生这种高导电性之自对准接头层13，首先，可硅化材料或可硅化金属材料层(诸如钴、镍、铂)系可以沉积于整体表面。随后，半导体材料之表面层、覆盖连接层12、及掺杂区域10系利用可硅化材料转换，藉以形成高导电性之自对准接头层13，且，未与半导体材料(硅)接触之表面(亦即掩模层11之表面)将不会产生任何硅化物，仅会将沉积金属材料留在原位。这表示，已沉积却未硅化之金属层将可以利用湿式化学蚀刻步骤选择性地回蚀。利用这种方法，覆盖连接12及接头层13之自对准形成步骤便可以利用单一掩模层11实现。或者，若选择适当掺杂材料，第一井区3之直接接触亦将成为可能。
在后续步骤中，举例来说，掩模层11亦可以再度移除，且，第4图所示之中间隔离层14及金属层15亦可以形成并定义图案，藉以实现表面位线DLx。最后，复数接触区域(DC)亦可以形成，藉以电性连接表面位线(DLx)及第一掺杂区域(B)。
第6A至6F2图系表示本发明第二较佳实施例或第三较佳实施例之位线结构之制造步骤之简化剖面图，其中，相同附图符号系表示第1至5图之相同或对应组件或层积，且，这些组件或层积将不会再度重复说明如下。
首先，准备步骤系可以实施，藉以形成渠沟T、渠沟隔离层6、及回蚀之导电填入层7，如第5A至5D图所示(请参照第5A至5D图之详细说明)。
根据第6A图所示，在第5D图所示之步骤以后，渠沟T之上部区域仍未完全填满第一覆盖局部层8及第二覆盖局部层9，且，覆盖牺牲层8A系可以，举例来说，利用间隔方法首先形成于渠沟T之上部区域之渠沟隔离层6表面。在这种情况下，覆盖牺牲层8A应该会与渠沟隔离层6及随后形成之隔离填入层9具有蚀刻选择性。这种间隔方法(形成区块层积+非等向回蚀)将不会再度重复说明如下，因为这种间隔方法系熟习此项技术者之已知。
随后，根据第6B图所示，利用第5E图所示之类似步骤，完全填满这个渠沟T之第二覆盖局部层9系可以，举例来说，利用四乙氧基硅烷(TEOS)沉积方法形成，然后，再利用平坦化步骤，诸如化学机械研磨(CMP)方法，移除硬掩模层5。
随后，根据第6C图所示，掩模层11系形成于衬底表面并定义图案，藉以覆盖这个渠沟T之至少一局部区域。这个步骤最好能够覆盖这个渠沟之半侧或这个渠沟之上部区域之渠沟隔离层。
随后，根据第6D图所示，在本发明之第二较佳实施例中，高选择性之等向蚀刻方法系可以实施，藉以移除覆盖牺牲层8A。举例来说，若覆盖牺牲层8A系利用氮化硅层，则蚀刻溶液便可以利用磷酸。然而，这种步骤之缺点亦包括，举例来说，掩模层11并不能利用硅层积，相对于此，掩模层11最好能够利用隔离层，诸如Al2O3、ZrO2、HfO2、...(金属氧化物)。
如此，连接导电填入层7之接触开孔便可以产生，其系利用渠沟隔离层6与衬底或第一井区3隔离，进而改善特定应用之隔离特性、并降低单元之表面面积，因为，在这种情况下，自对准将可以省略显影技术中，因无法对准所衍生之保留空间需求。
因此，在第6E1图所示之第二较佳实施例中，渠沟隔离层6系保留于未掩模区域之未覆盖或未掩模上部区域。藉此，在掺杂区域10之后续薄化或形成凹陷期间，过度蚀刻之风险便可以显著降低。
随后，根据第6F1图所示，覆盖连接层12系可以再度形成(如第5I图所示)、掺杂区域10系可以形成凹陷(选择性地)、且高导电接头层13系可以利用自对准方式形成。藉此，埋入位线结构(其中，埋入位线并未接触衬底或第一井区3)便可以得到，且，终端电位之较高程度弹性亦可以得到。
在第6E2图所示之第三较佳实施例中，然而，渠沟隔沟层6亦可以利用湿式化学蚀刻方法及利用掩模层11，藉以由渠沟之未覆盖上部区域移除，进而直接接触衬底或第一井区3(若提供半导体材料之适当掺杂)。
第6F2图系表示形成覆盖连接层12及高导电性接头层13之最后步骤，其亦可以参考第5I图之相关详细说明。
第7图系表示本发明第四较佳实施例之位线结构之简化剖面图，其中，相同之附图符号系表示第4图之相同或对应组件或层积，且，这些组件或层积之详细说明将不再重复如下。
第7图系大致对应于第4图所示之位线结构，除了导电填入层7及覆盖连接层12之导电类型会与掺杂区域10相同以外。特别是，举例来说，导电填入层7及覆盖连接层12可以利用与N+掺杂源极区域5电性接触之原位掺杂N+型复晶硅。然而，由于覆盖连接层12及衬底或第一井区3系具有不同导电类型之掺杂，所谓之空乏或空间电荷区域(其可能会影响隔离动作，如第6F1图第二较佳实施例之渠沟隔离层6)亦可能会形成于覆盖连接层12及衬底或第一井区3间之接触表面。利用这种方法，埋入位线及衬底或关连井区间之井区隔离便可以维持，即使是利用第5图之步骤或利用第6图之步骤。
另外，在本发明中，应该指出的是，高导电性之连接层13并不见得要形成于衬底内部(亦即凹进掺杂区域10)，且，高导电性之连接层13亦可以利用相同方法，局部或全部形成于衬底表面。
另外，本发明之详细说明乃是基于非易失性之SNOR存储器电路架构。然而，本发明并不见得要限定在这种特定之较佳实施例，相对于此，本发明亦可以利用相同方法，进而应用于具有对应位线结构之存储器电路架构。另外，本发明亦不见得要限定于先前所述之半导体衬底或材料，相对于此，本发明亦可以利用相同方法，进而应用于具有对应掺杂之半导体材料。
附图符号1，2，3→衬底或对应井区4→第一辅助隔离层5→硬式掩模层6→渠沟隔离层7→导电填入层8→第一覆盖局部层9→第二覆盖局部层8A→覆盖牺牲层10→掺杂区域11→掩模层12→覆盖连接层13→接头层14→中间隔离层15→金属层T→渠沟SLx→埋入位线DLx→表面位线BLx→位线配对WLx→字线SE→开关组件K，DC→接触区域STI→浅渠沟隔离区域AA→有源区域S→源极区域D→漏极区域
权利要求
1.一种位线结构，包括一表面位线(DLx)，形成于一衬底表面上方，藉以连接复数第一掺杂区域(D)；以及一埋入位线(SLx)，形成于一衬底(1，2，3)内部，藉以连接复数第二掺杂区域(S；10)，其方法系包括形成一渠沟(T)于该衬底(1，2，3)中；形成一渠沟隔离层(6)于该渠沟(T)之一渠沟表面；形成该埋入位线(SLx，7)于该渠沟隔离层(6)上该渠沟(T)之一下部区域；形成一覆盖隔离层(8，8A，9)于该埋入位线(SLx)上该渠沟(T)之一第一较上局部区域；形成复数覆盖连接层(12)于该埋入位线(SLx)上该渠沟(T)之一第二较上局部区域；以及形成复数自对准接头层(13)于该衬底上区域，该等覆盖连接层(12)系经由该等接头层(13)电性连接至该等第二掺杂区域(S，10)。
2.如权利要求第1项所述之位线结构，其中，该覆盖隔离层(8，9)系形成一浅渠沟隔离区域。
3.如权利要求第1或2项所述之位线结构，其中，该衬底(1，2，3)系包括结晶硅，该等覆盖连接层(12)系包括高掺杂复晶硅，且该等自对准接头层(13)系包括硅化物。
4.如权利要求第1至3项之任何一项所述之位线结构，其中，该等覆盖连接层(12)系直接接触该衬底(3)。
5.如权利要求第1至4项之任何一项所述之位线结构，其中，该等覆盖连接层(12)之导电类型(N)系相同于该等第二掺杂区域(S)之导电类型(N)。
6.如权利要求第1至4项之任何一项所述之位线结构，其中，该等覆盖连接层(12)之导电类型(P)系相反于该等第二掺杂区域(S)之导电类型(N)。
7.如权利要求第1至6项之任何一项所述之位线结构，其中，该衬底(1，2，3)系具有一多重井区结构。
8.如权利要求第1至7项之任何一项所述之位线结构，其中，该等第一掺杂区域系形成漏极区域(D)，且，该等第二掺杂区域系形成一非易失性SNOR存储器电路之源极区域(S)，其中，该等源极区域系做为字线堆栈(WLx)，且包括一第一隔离层、一电荷储存层、一第二隔离层、及一控制层。
9.一种位线结构之制造方法，其系包括下列步骤(a)形成一渠沟(T)于一衬底(1，2，3)中；(b)形成一渠沟隔离层(6)于该渠沟(T)之一渠沟表面；(c)形成一导电填入层(7)于于该渠沟(T)之该渠沟隔离层(6)表面，藉以实现一埋入位线(SLx)；(d)形成一覆盖隔离层(8，9，8A)于该渠沟(T)之一上部区域；(e)形成第一及第二掺杂区域(10)于该衬底(3)之表面；(f)形成复数覆盖连接层(12)于该导电填入层(7)上该覆盖隔离层(8，9，8A)之局部区域；(g)形成复数自对准接头层(13)以连接该等覆盖连接层(12)及该等第二掺杂区域(10，S)；(h)形成一中间隔离层(14)于该衬底之表面；(i)形成一导电层(15)以做为一表面位线(DLx)；以及(j)形成复数接触区域(DC)以电性连接该表面位线(DLx)及该等第一掺杂区域(D)。
10.如权利要求第9项所述之制造方法，其中，在步骤(a)中，具有一多重井区结构及该渠沟(T)之一衬底系形成于一第二井区(2)中。
11.如权利要求第9或10项所述之制造方法，其中，在步骤(b)中，一热氧化步骤系实施，藉以形成做为该渠沟隔离层(6)之一线氧化层。
12.如权利要求第9至11项之任何一项所述之制造方法，其中，在步骤(c)中，一高掺杂复晶硅半导体材料系沉积做为该填入层(7)。
13.如权利要求第9至12项之任何一项所述之制造方法，其中，在步骤(d)中，该填入层(7)系回蚀于该渠沟(T)之一上部区域。
14.如权利要求第13项所述之制造方法，其中，在步骤(d)中，一第一覆盖局部层(8)系利用热氧化步骤形成于已经回蚀之该导电填入层(7)表面，且，填入该渠沟(T)之一第二覆盖局部层(9)系利用一四乙氧基硅烷(TEOS)沉积步骤形成。
15.如权利要求第9至14项之任何一项所述之制造方法，其中，在步骤(f)中，该覆盖隔离层(8，9)及该渠沟隔离层(6)之复数局部区域系移除于该渠沟之上部区域，且，原位掺杂半导体材料系沉积及回蚀以形成该等覆盖连接层(12)。
16.如权利要求第13项之制造方法，其中，在步骤(d)中，一覆盖牺牲层(8A)系利用一间隔方法形成于该渠沟隔离层(6)之表面，且，一第二覆盖局部层(9)系利用一四乙氧基硅烷(TEOS)沉积步骤形成以填入该渠沟(T)。
17.如权利要求第16项之制造方法，其中，在步骤(f)中，该覆盖牺牲层(8A)之复数局部区域系移除于该渠沟(T)之上部区域，且，原位掺杂半导体材料系沉积及回蚀以形成该等覆盖连接层(12)。
18.如权利要求第16项之制造方法，其中，在步骤(f)中，该渠沟隔离层(6)及该第二覆盖局部层(9)之该覆盖牺牲层(8A)之复数局部区域系移除于该渠沟(T)之上部区域，且，原位掺杂半导体材料系沉积及回蚀以形成该等覆盖连接层(12)。
19.如权利要求第9至18项之任何一项所述之制造方法，其中，在步骤(g)中，该等覆盖连接层(12)及该等第二掺杂区域(10)系回蚀。
20.如权利要求第9至19项之任何一项所述之制造方法，其中，在步骤(g)中，一可硅化材料系沉积，该等覆盖连接层(12)及该等第二掺杂区域(10)之一表面系利用该可硅化材料转换，且，该可硅化材料之未转换局部系再度移除。
21.如权利要求第9至20项之任何一项所述之制造方法，其中，在步骤(a)中，一硅半导体材料系用于该衬底，且，在步骤(c)及(f)中，该等第二掺杂区域(10)之导电类型(N)之相反导电类型(P)之复晶硅系用于该埋入位线(SLx，7)及该等覆盖连接层(12)。
全文摘要
本发明系有关于一种位线结构，这种位线结构系具有表面位线(DLx)及埋入位线(SLx)，其中，埋入位线(SLx)系形成于具有渠沟隔离层(6)之渠沟中，且，系经由渠沟上部区域之覆盖连接层(12)及自对准接头层(13)接触掺杂区域(10)。
文档编号H01L21/8247GK1647280SQ03807618
公开日2005年7月27日 申请日期2003年8月8日 优先权日2002年9月2日
发明者R·卡科斯奇科, D·舒姆, G·坦佩 申请人:因芬尼昂技术股份公司