专利名称：导电间隔物延伸的浮栅的制作方法
技术领域：
本发明涉及用于形成以导电间隔物延伸的浮栅(FG)的方法，该方法可用于使用延伸浮栅制造超高密度的非易失性存储器(NVM)以及半导体器件。一些NVM示例包括EPROM，EEPROM和闪存单元。
背景技术：
NVM广泛用于商用和军用电子装置和设备，如手持电话，无线电以及数字照相机。对于这些电子装置的市场需求持续要求具有更低电压、更低功率消耗和缩减的芯片尺寸的装置。
闪存或闪存单元包括在控制栅与沟道区之间具有一个(或多个)浮栅的MOSFET，且浮栅与控制栅通过薄介电层分隔。由于制造技术的改进，已将浮栅尺寸和浮栅之间的间距缩减至亚微米量级。这些器件基本上是微型EEPROM单元，其中电子(或空穴)通过浮栅中的氧化物势垒而注入。存储在浮栅中的电荷更改了器件阈值电压。以这种方式存储了数据。控制栅对浮栅进行控制。浮栅与控制栅的耦合率，这和浮栅与控制栅之间的面积重叠有关，影响了闪存的读/写速度。此外，耦合率越好，存储单元所需的工作电压就能够减小得越多。
在具有非常高密度的现代非易失性存储器(NVM)单元制造中应用了堆叠栅技术，如图1所示。在堆叠栅技术中，在一个或同一构图步骤中以自对准方式蚀刻控制栅(CG)2与浮栅(FG)4，导致在有源区6的方向上CG 2在FG 4上的零重叠。这如图2所示，图2表示如图1所表示的其中一个NVM单元沿X-X′方向的剖面图。图3显示出如图1所表示NVM单元沿Y-Y′方向的剖面图。它显示出FG 4彼此分隔开，以确保FG 4沿Y-Y′方向的隔离。这可通过在沉积多晶硅间介质(IPD)10和CG多晶硅层12之前，蚀刻底部多晶硅栅中的FG狭缝8来实现。狭缝8可以是连续的线，或是分离的小狭缝。在两种情形中都出现栅栏泄漏(fence leakage)对于连续的狭缝线，沿X-X′方向在FG之间观察到泄漏，对于分离的狭缝，沿X-X′方向和Y-Y′方向在FG之间观察到泄漏。
在非易失性存储(NVM)单元中，CG上的电势VCG对FG上的电势VFG的作用由FG与CG的耦合率αFC来决定VFG＝αFC×VCGFG与CG的耦合率由下式决定αFC＝CFC/Ctot其中，CFC表示FG与CG之间的电容，且Ctot表示FG的总电容。
为获得最大的FG与CG的耦合，FG与CG之间的电容CFC必须最大，而且/或者FG的总电容必须最小。
用于提高浮栅与控制栅耦合率的一种方法是增大浮栅的尺寸，从而增大沿如图1a中的Y-Y′方向上CG在FG上的重叠面积，进而增大电容CFC然而，这限制了缩减单元尺寸的能力，从而阻碍了器件密度提高。最大密度需要在FG之间具有最小间隔，或进而具有最小的狭缝8。狭缝尺寸受限于在制造栅堆叠中所用的光刻工艺。
从US-6214667得知，通过使用氮化物(Si3N4)间隔物可获得很小的狭缝。在该技术中，在FG顶部上的(相对厚的)氮化物层中蚀刻出狭缝。然后，形成氮化物侧壁间隔物。包括间隔物的氮化物层作为FG狭缝蚀刻的硬掩模。该方法的缺点在于例如使用蚀刻了(尤其是掺杂的)多晶硅的H3PO4磷酸，去除氮化物。这就需要在留下氮化物残留物和导致粗糙FG表面之间进行折衷。两种情形都将导致IPD的可靠性问题。此外，获得锐利的FG边缘，更会降低IPD的可靠性。
另一种方法主要用于防止差的隧道氧化物边缘。US-6130129描述了如何通过减小总FG电容来增大FG与CG耦合率。在此文献中，这是通过应用仅露出有源区/衬底上很小的FG重叠的自对准FG来实现的。这是通过与FG自对准地在衬底中蚀刻出沟槽来完成的。沟槽用隔离氧化物填充。该氧化物达到覆盖一部分FG多晶硅侧壁的衬底表面上方。这导致FG对CG电容的一些损失。在US-6130129中形成的间隔物仅具有有限的高度，减小了FG对CG的电容。当在堆叠栅技术中应用时，对于这些较低的间隔物难以防止栅栏泄漏，这是由于它们仅包含在垂直于衬底的方向上为直线的较小部分。此外，上述处理相当复杂且难于嵌入在逻辑CMOS工艺中。
发明内容
本发明的一个目的在于提供一种形成具有改进(更高)的FG与CG耦合率的间隔物延伸FG，其是可靠的并能够嵌入在逻辑CMOS工艺中。
本发明的另一目的在于提供一种半导体器件，其具有改进(更高)的FG与CG耦合率的间隔物延伸FG，其是可靠的并能够嵌入在逻辑CMOS工艺中。
本发明描述了一种导电间隔物延伸FG的制造方法和装置，其可以使NVM单元向深亚微米尺寸缩减，同时保持高可靠性和FG与CG的耦合。
本发明提供了用于在衬底上制造具有浮栅(FG)和控制栅(CG)的半导体器件的方法。该方法包括下列步骤首先在衬底中形成隔离区，然后在两个隔离区之间的衬底上形成浮栅，之后使用导电间隔物延伸浮栅，然后在浮栅和导电间隔物上形成控制栅。隔离区可为浅沟槽隔离(STI)区，或局部氧化半导体(LOCOS)区。
通过本发明的方法，通过位于侧壁间隔物上的一部分CG，在不增大单元尺寸的条件下增加了FG与CG之间的重叠面积。此外，能够使FG之间的距离比特征尺寸更短，特征尺寸是所使用的主要光刻技术允许的尺寸。因此，通过本发明的方法，使用当前可获得的光刻技术，能够制造诸如闪存之类的改进的非易失性存储器。
根据本发明的实施例，浮栅的形成是通过在衬底上设置浮栅，且浮栅具有处在隔离区之上的两个相对的壁，并在浮栅相对的壁下方的隔离区中形成凹陷。这可通过沉积浮栅层并在浮栅层中形成狭缝，从而形成浮栅的相对的壁来实现。
延伸浮栅的步骤可包括，在浮栅的相对壁上以及在隔离区中凹陷的壁上沉积导电层。
在浮栅的相对壁上以及在隔离区中凹陷的壁上沉积导电层的步骤可包括，在浮栅之上以及在隔离区中的凹陷中沉积导电层，并蚀刻导电层。
该方法还可包括在形成控制栅之前在浮栅上以及在导电间隔物上形成介电层的步骤。
该方法还可包括在半导体衬底和浮栅之间设置隧道氧化物的步骤。
隔离区中的凹陷可通过蚀刻形成。
形成控制栅的步骤可包括沉积控制栅层，并对控制栅层进行构图以形成控制栅的步骤。
导电间隔物可为多晶硅间隔物。
本发明还提供了具有浮栅和控制栅的半导体器件。它包括具有平坦表面的衬底。在平坦表面中的衬底中存在两个隔离区。在两个隔离区之间的衬底上存在浮栅，浮栅的两个侧壁相对于衬底的平坦表面垂直地延伸，壁的高度从平坦表面起测量。导电间隔物相对于平坦表面从每个壁横向地延伸浮栅，它们相对于平坦表面垂直地延伸至少超过浮栅侧壁的高度。控制栅在浮栅和导电间隔物上相对于平坦表面横向地延伸。
导电间隔物还相对于平坦表面垂直地延伸，超过隔离区中的凹陷中的辅助高度。导电间隔物的辅助高度增大了FG与CG的有效耦合。
在根据本发明的半导体器件阵列中，在相邻半导体器件的浮栅之间可具有亚光刻狭缝，即，相邻浮栅之间比所用光刻工艺限定的最小尺寸还小的间距。这提高了浮栅与控制栅的耦合率。
本发明还提供了包含有根据本发明的半导体器件的非易失性存储器。非易失性存储器可为闪存或EEPROM。
图1表示根据现有技术，部分地去除CG的多个NVM单元布局的顶视图。
图2表示现有技术的NVM单元沿图1中的线X-X′的剖面图。
图3表示现有技术的NVM单元沿图1中的线Y-Y′的剖面图。
图4表示设置有隔离区的衬底的剖面图。
图5表示在FG多晶硅和停止层沉积后的剖面图。
图6表示在抗蚀剂剥离之前的FG狭缝蚀刻后的剖面图。
图7表示在抗蚀剂剥离和附加多晶硅层沉积后的FG狭缝的剖面图。
图8表示在多晶硅间隔物蚀刻后的FG狭缝的剖面图。多晶硅间隔物形成FG的延伸。
图9表示在IPD和CG多晶硅沉积后FG狭缝的剖面图。
图10表示如图9所示的剖面图，显示出不同部件的尺寸。
图11显示普通的FG/IPD/CG堆叠。
图12说明图11的细节，其中IPD通过沉积的底部氧化物形成。
图13说明图11的细节，其中IPD通过炉氧化的底部氧化物形成。
图14说明图11的细节，其中在间隔物延伸的FG上形成IPD。
图15表示现有技术NVM单元在较差的FG狭缝蚀刻后(没有直的部分)沿图1中的线Ys-Ys′的剖面图。
图16表示现有技术NVM单元在IPD和CG多晶硅沉积后沿图1中的线Ys-Ys′的剖面图。
图17表示现有技术NVM单元在CG蚀刻后沿图1中的线Ys-Ys′的剖面图。
具体实施例方式
下面，将参照特定实施例和附图描述本发明，不过本发明并不限于此，而是仅由所附权利要求进行限定。所述附图仅为示意性的，并非具有限定性。在附图中，出于说明目的，某些元件的尺寸可能有所夸大，以及并未按比例画出。其中在本描述以及权利要求中使用了术语“包括”，这并非排除了其他元件或步骤。其中，当涉及例如“一”或“一个”、“该”的单数名词时使用了不定冠词或定冠词，这包括多个该名词，除非在另外某些情形中进行特别声明。
根据本发明，在第一步中，设置衬底20或衬底中的阱(well)。在本发明的实施例中，术语“衬底”可包括可使用的任何基底材料，或其上可形成器件、电路或外延层的材料。在其他可选实施例中，所述“衬底”可包括半导体衬底，如掺杂硅，砷化镓(GaAs)，镓砷磷(GaAsP)，锗(Ge)，或锗化硅(SiGe)衬底。除半导体衬底部分外，“衬底”还可包括例如，诸如SiO2或Si3N4层的绝缘层。从而，术语“衬底”还包括玻璃上覆硅，蓝宝石上覆硅衬底。从而，术语“衬底”用于一般性限定对于位于所关注的层或部分之下的层的元件。此外，“衬底”可为在其上形成层的任何其他基底，例如玻璃或金属层。将参照硅工艺对下述工艺进行详细描述，不过本领域技术人员应理解，可基于其他半导体材料系统来实现本发明，且技术人员可选择合适的材料作为下述介电和导电材料的等效物。
如图4所示，在Y-Y′方向(如图1中所定义)，阱或衬底20具有表面，且设置有浅沟槽隔离(STI)区22或热生长场氧化物(LOCOS)区，以使后续(如沿Y-Y′方向所见)的存储单元彼此隔离。在两个STI或LOCOS隔离区22之间，其余的衬底20将形成有源区24。
STI隔离区22可通过最初在半导体衬底20中产生浅沟槽而形成，例如通过传统光刻以及各向异性干法蚀刻工艺诸如反应离子蚀刻(RIE)工序，并使用例如Cl2作为蚀刻剂。在半导体衬底20中，使浅沟槽形成至例如约在200至600nm之间的深度。在通过等离子体氧灰化和仔细的湿法清洗去除了用于浅沟槽限定的光致抗蚀剂图案后，例如通过低压化学汽相沉积(LPCVD)工序或者通过等离子体增强化学汽相沉积(PECVD)工序，沉积厚度约在300至1500nm之间的氧化硅层。从而完全填充浅沟槽。通过使用化学机械抛光(CMP)工序，或通过使用适当蚀刻剂的RIE工序，去除浅沟槽内部以外区域中的氧化硅，产生绝缘物填充的STI区域22。
如果使用LOCOS区域取代STI区域22，则它们可以通过最初形成抗氧化掩模如氮化硅，然后将半导体衬底中未受氮化硅掩模图案保护的区域暴露于热氧化工序来形成。从而产生厚度等于STI区深度的LOCOS区域。在形成LOCOS区域之后，去除抗氧化掩模。
STI区优选在LOCOS区之上，这是由于它们能够以比LOCOS区更小的尺寸形成，这使得能够减少单元尺寸，从而能够增大单元密度。因此，在以下描述中，仅对STI区进行进一步的讨论，不过应该理解，本发明包括以LOCOS区进行的下述处理步骤。
如图5所示，在设置有STI区22的衬底20的顶部上，形成包括二氧化硅的隧道氧化物(Tox)层26，优选地，在约600至1000℃的温度下，通过在氧蒸汽环境中将其热生长至厚度约在6至15nm之间而形成。或者，可使用具有原位蒸汽生成(ISSG)的快速热氧化(RTO)来获得隧道氧化物层26。
在隧道氧化物26的顶部上，沉积厚度为tFG的第一多晶硅层28，这将在以后形成FG。第一多晶硅层的沉积优选通过CVD工序来实现，厚度约在50至400nm。多晶硅层28的掺杂可以例如通过向硅烷气氛添加砷化三氢或磷化氢，或者通过向本征多晶硅层施加砷、磷或硼离子的离子注入工序，在沉积过程中来原位地实现。
在第一多晶硅层28的顶部上，沉积停止层30，例如由诸如SiO2的绝缘层构成。
这如图5中所示。停止层30作为随后的间隔物蚀刻步骤的停止层，以及作为可能的FG注入的屏蔽层。
通过普通的曝光步骤将FG狭缝32构图。将抗蚀剂层34涂敷到停止层30的顶部，并对其一些部分(取决于所需图案)进行曝光。随后，冲洗掉未曝光的部分(或者曝光部分，这取决于所用抗蚀剂的种类)，留下特定图案的抗蚀剂，允许将未被剩余抗蚀剂层覆盖的层蚀刻掉。蚀刻包括穿透(BT)步骤从而蚀刻穿过停止层30，随后穿过第一多晶硅层28进行多晶硅主蚀刻，停止于STI 22。然后，执行氧化物蚀刻，在STI 22中形成深度为d的凹陷。这如图6中所示。
图6表示氧化物蚀刻之后的情形。所示的情形指的是零蚀刻偏差的情形(从而边缘垂直于衬底表面)。将蚀刻偏差通过下式定义蚀刻偏差＝L_CD-E_CD在去除抗蚀剂层34的残留物之前，从FG侧壁36去除可能的聚合物和原有氧化物。然后例如通过等离子体氧灰化和仔细的湿法清洗，去除了抗蚀剂34，剩下停止层30。
优选地，以避免FG侧壁36再次氧化的时间严格的顺序，随后的预清洗，在停止层30上和狭缝32中沉积厚度为tSP的附加多晶硅层38，如图7所示。优选将多晶硅层38采用与第一多晶硅层28相同的掺杂剂进行原位掺杂。
之后，使用对于主蚀刻的终点检测的停止层30和STI 22，各向异性蚀刻多晶硅间隔物40。多晶硅间隔物40将作为FG的延伸，从而使FG狭缝32变窄，如图8所示。尺寸L_CD，蚀刻偏差，E_CD和tSP决定了狭缝(FGS_CD)的最终临界尺寸(CD)E_CD＝L_CD-蚀刻偏差FGS_CD＝E_CD-2*tSP＝L_CD-蚀刻偏差-2*tSP在去除停止层30后，形成多晶硅间介质(IPD)42，参见图9。IPD 42优选包括多种绝缘材料，例如，氧化物氮化物氧化物(ONO)层，并可通过传统技术形成或生长。ONO层最好包括二氧化硅，氮化硅和二氧化硅的连续层。ONO层的总介电厚度通常约在10至50nm之间。
在形成IPD层42后，沉积CG多晶硅44(最好原位掺杂)，如图9所示。CG多晶硅层44的沉积可通过LPCVD工序实现，沉积至约50至400nm之间的厚度。CG多晶硅层44的掺杂或者通过向硅烷气氛添加合适的掺杂剂杂质，如砷化三氢或磷化氢而在沉积期间原位实现，或通过离子注入工序，使用例如施加到本征多晶硅层的砷、磷或硼离子的掺杂剂来实现。
在根据本发明的形成NVM的最后一步中，蚀刻CG(在附图中未示出)。
通过本领域技术人员所熟知的工艺完成了单元形成(例如，源/漏形成，硅化等)。
优选地，在根据本发明的工艺中，当实现间隔物40用于延伸FG时，优化以下参数-FG厚度tFGFG厚度tFG越大(即，FG越高)，所生成的FG与CG之间的重叠区域就越大，从而FG与CG之间的电容CFC将越大。
-L_CDL_CD越小，狭缝32的宽度就越小，FG与CG耦合率就越高。L_CD受限于光刻设备。
-E_CDE_CD越大，即，FG的底部部分蚀刻得越直，则会更少地出现栅栏泄漏。由于在FG多晶硅中蚀刻狭缝之后的IPD沉积以及接连的CG构图，出现由IPD(例如ONO)构成的剩余栅栏。当在第一多晶硅层62中蚀刻的狭缝60的轮廓倾斜或显示出不规则时(如图15中所示)，则在IPD 64形成以及CG多晶硅66沉积后(如图16所示)，在CG构图期间IPD栅栏将掩蔽第一多晶硅层62。这导致邻近IPD栅栏70处的多晶硅残留物68，如图17所示。这些残留物68使FG短路，导致泄漏并使电路产率降低。通过极其笔直地蚀刻FG底部部分并在STI区垂直(与STI呈＞85°的角)，能防止栅栏泄漏。
-用于形成间隔物的附加多晶硅层的厚度tSP形成间隔物40的多晶硅层越厚，狭缝32的宽度越小，FG与CG的耦合率就越高。
-凹陷的深度d凹陷越深，就能够使FG与CG的重叠区域越大。
FG的笔直部分的高度是很重要的，这是由于它决定了栅栏泄漏的风险。FG的笔直部分(在STI处垂直)的高度等于(参见图10)
tFG-tSP+d本发明的间隔物延伸FG方法具有以下优点-它与普通(嵌入式)NVM工艺可以很好兼容。无需额外的掩模。
-由于在不减小光刻和蚀刻工艺窗口的条件下具有深亚微米狭缝(从而具有很小的FG与FG的距离)，从而可实现高封装密度。与当前可用的光刻工艺相比，狭缝尺寸更小。
-由于很小的狭缝(很小的FG与FG的距离)，可实现高的FG与CG耦合率。
-对于本发明的间隔物延伸FG方法，与现有技术装置相比，IPD42上的电场非常低，这是由于在场线致密的地方没有出现锐利的边缘。这如图11至14所示。在图11中的圆圈50(与图9中的圆圈50相对应)表示在FG/IPD/CG堆叠中考虑哪种FG边缘，图12至图14显示对于FG边缘的不同可能性。图12表示在沉积底部氧化物层的情形中的IPD层52。存在很好的台阶覆盖，但具有导致场增强的锐利FG边缘。图13显示在底部氧化物进行炉氧化的情形中的IPD层54。在此情形中，锐化主要取决于氧化条件(温度，时间，环境)；干法不好，湿法更差，而快速热氧化(RTO)最好。图14显示出在根据本发明的间隔物延伸FG的情形中的氧化物层42。该方法提高了IPD 42的可靠性(穿通的可能性更小)以及NVM的数据保持力。采用根据本发明的间隔物延伸FG方法，防止了在炉内生长IPD部分的情形中在FG边缘的IPD锐化/变薄。
-能够完全防止栅栏泄漏(通过邻近ONO的残留物从FG至FG的泄漏)，从而导致高产率。
-当使用可制造的光刻和蚀刻工艺时，FG狭缝32的最终临界尺寸由多晶硅层38的厚度来决定，并因此非常精确地进行控制。使用终点系统蚀刻多晶硅间隔物40是可制造的。因此，对深亚微米FG狭缝32的临界尺寸的控制不再取决于FG狭缝光刻和蚀刻工艺，而主要取决于对多晶硅层38厚度的控制。
权利要求
1.用于在衬底上制造具有浮栅和控制栅的半导体器件的方法，包括步骤-首先在衬底中形成隔离区，-然后在两个隔离区之间的衬底上形成浮栅，-之后使用导电间隔物延伸浮栅，以及-然后在浮栅和导电间隔物上形成控制栅。
2.根据权利要求1的方法，其中，形成浮栅的步骤包括-在衬底上设置浮栅，浮栅具有处在隔离区之上的两个相对的壁，-在浮栅相对的壁之下的隔离区中形成凹陷。
3.根据权利要求2的方法，其中，设置浮栅的步骤包括-沉积浮栅层，-在浮栅层中形成狭缝，从而形成浮栅的相对的壁。
4.根据权利要求2的方法，其中，延伸浮栅的步骤包括在浮栅的相对壁上以及在隔离区中凹陷的壁上沉积导电层。
5.根据权利要求4的方法，其中，在浮栅的相对壁上以及在隔离区中凹陷的壁上沉积导电层的步骤包括-在浮栅之上以及在隔离区中的凹陷中沉积导电层，-蚀刻导电层。
6.根据权利要求1的方法，还包括在形成控制栅之前在浮栅上以及在导电间隔物上形成介电层的步骤。
7.根据权利要求1的方法，其中，隔离区为浅沟槽隔离(STI)区。
8.根据权利要求1的方法，其中，隔离区为LOCOS区。
9.根据权利要求2的方法，其中，在隔离区中的凹陷是通过蚀刻形成的。
10.根据权利要求1的方法，包括在半导体衬底和浮栅之间设置隧道氧化物的步骤。
11.根据权利要求1的方法，其中，形成控制栅的步骤包括-沉积控制栅层，以及-对控制栅层进行构图以形成控制栅。
12.根据权利要求1的方法，其中，导电间隔物为多晶硅间隔物。
13.具有浮栅与控制栅耦合率的半导体器件，包括-具有平坦表面的衬底，-在平坦表面中的衬底中的两个隔离区，-在两个隔离区之间的衬底上的浮栅，浮栅的两个侧壁相对于衬底的平坦表面垂直地延伸，壁的高度从平坦表面起测量，-相对于平坦表面从每个壁横向地延伸浮栅的导电间隔物，相对于平坦表面垂直地延伸至少超过浮栅侧壁高度的导电间隔物，以及-在浮栅和导电间隔物上相对于平坦表面横向延伸的控制栅。
14.根据权利要求13的半导体器件，其中，导电间隔物还相对于平坦表面垂直地延伸，超过表面之下凹陷中的辅助高度。
15.根据权利要求13或14的任何一个的半导体器件阵列，其中，在相邻半导体器件的浮栅之间具有亚光刻狭缝。
16.一种包含有根据权利要求13或14的任何一个的半导体器件的非易失性存储器。
17.根据权利要求16的非易失性存储器，其中，存储器为闪存。
18.根据权利要求16的非易失性存储器，其中，存储器为EEPROM。
全文摘要
本发明描述了一种用于在衬底(24)上制造具有改进的浮栅与控制栅耦合率的半导体器件的方法。该方法包括步骤首先在衬底(24)中形成隔离区(22)，然后在衬底(24)上形成浮栅(28)，之后使用多晶硅间隔物(40)延伸浮栅(28)，然后在浮栅(28)和多晶硅间隔物(40)上形成控制栅(44)。这样的半导体器件可用于闪存单元或EEPROM中。
文档编号H01L29/792GK1663026SQ03814436
公开日2005年8月31日 申请日期2003年6月12日 优先权日2002年6月20日
发明者A·M·P·J·亨德里克斯, J·F·A·M·古伊伦, G·J·M·多尔曼斯 申请人:皇家飞利浦电子股份有限公司