专利名称：一种即插即用片上测试向量生成电路及方法
技术领域：
本发明涉及大规模集成电路技术领域，特别是一种即插即用片上测试向量生成电路及方法。还涉及在系统级芯片中的结构性测试技术中，一种能够在限定少量扫描输入的情况下，通过片上测试向量生成电路，使得能够设计大量的扫描链，降低测试时间的方法。
背景技术：
在大规模集成电路测试中，结构性测试技术已经被广泛接受。扫描测试和存储器内建自测试已经被纳入一般的ASIC(专用集成电路)设计流程中。随着工艺的发展，特别伴随着系统级芯片的发展，芯片功能越来越复杂，单个芯片上集成的逻辑单元(比如微处理器，存储器，DSPs，I/O控制器)也越来越多，这就给测试带来了很多新的挑战。这些挑战主要包含1)测试设备的频率跟不上芯片工作频率的提高，使得真速测试变的越来越困难。2)测试时间过长，导致测试成本大幅增加。3)测试设备内存容量不足4)芯片可用作全扫描设计的测试引脚不足。
在基于扫描的可测性设计中，原电路中的寄存器将被划分成若干个不同的部分，每个部分中的寄存器串连起来成为一条扫描链。每一条扫描链对应有一个输入脚，一个输出脚。在经典的全扫描设计架构中，每一条扫描链的输入对应于一个芯片的原始输入脚，每一个输出对应于芯片的原始输出脚。测试激励向量通过自动测试设备逐拍装载到扫描链的各个寄存器中，这些测试激励向量是通过一些自动测试向量生成工具产生的，经过格式转化后储存在自动测试设备中。装载过程结束后，芯片由测试模式转为功能模式，在功能模式情况下，测试向量施加到被测电路，并且将测试电路的响应捕捉到扫描链中。最后，芯片由功能模式重新转化为扫描模式，将扫描链中的值卸载到自动测试设备内存中，然后自动测试设备将采集得到的响应与事先储存在内存中的正确响应相比较，确定芯片好坏和提供故障信息。
从上述流程中，整个扫描测试包含了三个基本过程装载，功能捕捉和卸载。整个扫描测试的时间决定于扫描链中最长扫描链的长度和测试向量的数目。最长扫描链长度越长，则单个测试向量装载的时间就越长。测试向量数据越多则重复完成三个过程的次数就越多，测试时间也越长。
为了减少测试时间，需要在芯片内部设计大量的扫描链。在这种全扫描设计中，每一条扫描链需要使用两个芯片管脚，这些管脚往往是和其他功能管脚复用。在芯片设计流程中，很多功能管脚是不能复用的，比如一些比较高速的管脚，如果和扫描链输入输出端复用，将会影响时序。同时，出于对版图设计的规整性考虑，也不会复用过多的引脚作为扫描链的输入和输出。管脚方面的限制限制了可插入的扫描链的条数。这样，物理设计对扫描可用管脚的限制和可测性设计需要设计大量扫描链就构成了一对矛盾。
解决这一矛盾的一个方法是采用基于解码的片上测试向量生成电路。采用这种基于解码的片上测试向量生成电路后，新的测试流程变为将采用ATPG(自动测试向量产生)工具得到的测试向量通过编码压缩的方法压缩成体积比较小的压缩测试向量，并将压缩测试向量存放到自动测试设备的内存中，当芯片需要测试时，自动测试设备将压缩测试向量装载到片上测试向量生成电路，片上测试向量生成电路解压缩，并将解压缩后得到的原始向量施加到芯片上。压缩可采用编码方式，编码有很多选择，具体可参考下列文献“Test Resource Partitioning for SOCs”，by A.Chandra and K.Chakrabarty，published in IEEE Design and Test of Computers，Vol.18，pp 80-91，Sep.-Oct.，2001.
该文献提出了采用Golomb编码来压缩测试数据.由于Golomb编码是变长-变长的编码，所以基于Golomb编码的解码电路是异步，非实时的。非实时特性使得解码时需要插入多余拍来对齐所得测试向量，从而导致测试时间增长。
本发明提出了一种实时测试向量生成电路。该电路吸收了下面两篇文献中的技术“LFSR-Coded Test Patterns for Scan Designs”，by Bemd Koenemann，published in the European Test Conference，pp.237-242.1991.“Compression Technique for Interactive BIST Application”，by D.Kay and S.Mourad，publish in the VLSI Test Symposium，pp9-14，2001.
上两篇文献中，第一篇文献提出了采用多次对线性反馈移位寄存器(Liner Feedback Shift Registers，简写LFSR)播种的方式来自动产生确定性测试向量数据。由于种子数据的体积总是小于原始确定性向量的体积，所以使用多次播种的设计技术可以节省测试数据量。种子可以内置于芯片内部，也可以由测试设备提供。如果种子由测试设备提供，则当测试设备提供完种子以后，线性反馈移位寄存器一般并不能立即生成所需要确定性测试向量，多余时间需要用来进行测试向量对齐。这种不实时的特性增加了测试时间，带来了额外的测试成本。第二篇文献则通过控制线性反馈移位寄存器中的状态来间接对线性反馈移位寄存器进行重复播种。这种控制电路需固化在芯片内部，而作为内建自测试的一种。这种固化的电路不仅增加了芯片的面积开销，同时也使得测试向量缺乏灵活性，很难提供诊断功能。
发明内容
本发明提出一种新的基于线性反馈移位寄存器的测试向量生成电路。测试设备逐拍提供体积较小的翻转向量，经过该测试向量生成电路解码后形成确定性的测试向量，从而达到压缩测试数据量和测试时间的双重目的。
本发明旨在提供面向大规模集成电路特别是系统级芯片的一种可压缩测试向量，减少测试时间和测试成本的测试向量生成电路。
本发明目的之一是提供一种可产生确定性测试向量的生成电路，该电路可较大幅度的压缩测试向量，节省测试成本。
本发明目的之二在于提供一种即插即用的向量生成电路及方法，使得生成的测试向量具有灵活性，提供了电路诊断的能力。同时，由于该压缩电路和待测电路结构上的无关性，使得该测试电路特别适用于基于核的系统级芯片可测性设计中。
发明技术方案一种即插即用片上测试向量生成电路，该电路是基于线性反馈移位寄存器，使用一个译码器控制线性反馈移位寄存器产生目标确定性测试向量。
建立从测试设备装载的数据和扫描链的输入数据之间的逻辑映射关系，测试向量生成电路能够产生与预先确定的确定性测试向量相匹配的测试向量。
预先确定的确定性测试向量是由自动测试图形生成工具生成的。自动测试图形生成工具保证了确定性测试向量的覆盖率。
测试向量生成电路，该电路由两个主要组成部分和一个冷冻控制电路构成。为了描述结构方便，定义测试向量生成电路有M个输入，N个输出。测试向量生成电路的两个主要组成部分为a)一个M输入，N输出的译码器，M输入连接芯片M个输入管脚，N个输出连接b)中描述的单值可控线性反馈移位寄存器中的N个异或门；b)N阶单值可控线性反馈移位寄存器，对于N阶单值可控线性反馈移位寄存器，该电路由N个寄存器和若干个异或门构成，这些异或门可分成两组，第一组有N个异或门，N个异或门独立地插入在N个寄存器之间。第二组异或门用于构造线性反馈寄存器的反馈电路；测试向量生成电路中的冷冻控制电路由一个单独的与门构成。该与门有两个输入，一个是测试时钟，该时钟驱动单值可控线性反馈移位寄存器和扫描链。另一个信号是冷冻使能信号。当该信号为低时，扫描链上的时钟被冷冻。
一种即插即用片上测试向量生成电路方法，该方法可以融入整个芯片设计流程中，使用测试向量生成电路作为测试向量内置解码电路。
测试向量生成电路方法包含以下3个步骤a)在可用作扫描输入的管脚和扫描链之间插入一个测试向量产生电路；b)测试向量产生电路将测试设备从扫描输入管脚装载进来的数据解码为扫描链的输入；c)将确定性的测试数据逐拍解码，装载到扫描链中，扫描链完成装载后，进行测试，并将结果卸载倒测试设备中进行比较。
图1是插入本发明测试向量生成电路后基于扫描的可测性电路结构图。
图2是本发明测试向量生成电路组件框架图。
图3是一个3输入，8输出的本发明测试向量生成电路示例4是原始设计流程和使用本发明测试向量生成电路后的设计流程对比框图。
图5是本发明的即插即用片上测试向量生成电路方法的流程图。
图1是本发明提供的一种即插即用片上测试向量生成电路。经典的扫描测试中，如果有2N个外部管脚可复用作为扫描测试使用，那么N个管脚可复用作扫描输入，N个管脚复用作扫描输出。插入本发明提出的测试向量自动生成电路后，可测性设计框架如附图1。在芯片10上，由测试向量自动生成电路20和扫描链30组成，测试向量自动生成电路20插在芯片10的输入管脚和扫描链30的输入之间，对于有M个输入管脚的芯片，如果我们在芯片内部设计了N条扫描链，那么可定义这种测试向量生成电路的压缩倍数为γ＝N/M在本发明中由于采用译码电路和单值修正策略，使得N＝2M从而压缩倍数可进一步计算为
γ＝2M/M比如对一个3输入的向量生成电路而言，压缩倍数可达8/3，对于4输入测试向量生成电路而言，压缩倍数可达16/4。
图2中，片上测试向量生成电路20主要由两大部分组成一个译码电路40和一个单值可控线性反馈移位寄存器50。译码电路40插在测试向量生成电路20的输入管脚和单值可控线性反馈移位寄存器50的输入之间，其结构可参考附图2。译码电路40可以是一个简单的M-N的逻辑译码器。它的目的是可以在每一拍的时候选择线性反馈移位寄存器一个寄存器的值发生跳变，利用这种单值可控的特性来使线性反馈移位寄存器产生确定性测试向量。本发明上文已经说明，如果芯片有M个管脚可用作输入，芯片内部设计N条扫描链，且最佳的设计情况下N＝2M这样，译码电路在原理上就是一个M～2M的解码器。可以用一个例子来说明它的原理。参看附图3，在该例子中，测试向量生成电路有3个输出，有23＝8个输出，如图所示，三个输入分别标号为I(1)，I(2)，I(3)，8个输出编号为D(1)，D(2)，D(3)，D(4)，D(5)，D(6)，D(7)，D(8)。可以用下列真值表来刻画这个3～8译码器的原理
举一个例子，如果输入为010，那么译码器对应的输出就为00000100。也就是单值可控线性反馈移位寄存器中第6个寄存器值将被修改。
单值可控线性反馈移位寄存器50由一个线性反馈移位寄存器和若干个异或逻辑门组成。具体结构可参考附图3设计。附图3中是一个8阶的线性反馈移位寄存器，由8个寄存器和2个异或逻辑门构成，还有其他8个插在寄存器链中异或门用于根据译码器的信号控制线性反馈移位寄存器的状态。该线性反馈移位寄存器特征多项式为f(x)＝x8+x6+x2+1。
测试向量产生电路的原理是首先通过测试设备(ATE)将线性反馈移位寄存器的种子通过M～N译码器装载到线性反馈移位寄存器中，然后利用线性反馈移位寄存器来自动生成测试向量，当线性反馈移位寄存器产生的测试向量和目标确定性向量不匹配的时，我们可以通过改变种子来使得其匹配。
采用线性反馈移位寄存器来产生测试向量，有一种极端情况存在就是找不到合适的种子，能够在固定的周期内产生期望的测试向量，如附图3所述示例。特别是对于一些不确定位分布不均匀的测试向量，这种情况导致的一个结果就是为了能够尽量产生期望的确定性测试向量，需要设计一个高阶的线性反馈移位寄存器，文献“LFSR-Coded Test Patterns for Scan Designs”，by B.Koenemann，publishedin IEEE European Test Conference，pp.237-242，1991.给出了结论如果目标向量中的确定位数为s个，那么线性反馈移位寄存器设计阶数为s+20时，求解种子无解的可能性将低于10-6。所以对于不确定位分布不均匀的测试向量而言，线性反馈移位寄存器的阶数设计就应该按照不确定位密度最高的那块向量计算。这种设计带来的后果就是线性反馈移位寄存器的面积开销太大，而且给实际布线带来了很大的困难。本发明在单值修正电路的基础上，提出了一种变长窗口修正的技术。这种技术是通过冷冻扫描链的时钟来实现的。变长窗口修正是指可以通过多步单值修正来生成一个变长窗口的测试向量。
附图3中，fz信号即用冷冻电路，当fz＝0的时候，扫描链上的时钟被冷冻。这样可以通过多步单值修正使得线性反馈移位寄存器能够根据播入的种子生成目标测试向量。窗口的长度是指相邻两次播种之间的周期。在通常内建自测试环境中，窗口的长度是定长的。定长窗口使得线性反馈移位寄存器在解决不确定位分布不均匀时变的很困难。冷冻扫描链机制的加入，使得测试向量生成窗口可以根据不确定位的分布来设定。假设对于附图3.中电路第一个种子播入后可自动产生一个窗口为T1的测试向量，第二个种子需要修正2位，然后自动产生一个窗口为T2的测试向量，第三个种子需要修正4位，然后自动产生一个窗口为T3的测试向量，那么测试流程可以描述为(1)播入第一个种子。
(2)fz＝1，线性反馈移位寄存器自动运行T1拍，产生窗口长度T1的测试向量。
(3)fz＝0，冷冻时钟2拍，同时测试设备向I(1)，I(2)，I(3)装载测试向量，完成2位修正。
(4)fz＝1，线性反馈移位寄存器自动运行T2拍，产生窗口长度T2的测试向量。
(5)fz＝0，冷冻时钟4拍，同时测试设备向I(1)，I(2)，I(3)装载测试向量，完成4位修正。
(6)fz＝1，线性反馈移位寄存器自动运行T3拍，产生窗口长度T3的测试向量。
在图中，译码电路40可以是一个简单的M-N的逻辑译码器。例如由3-8译码电路构成。单值可控线性反馈移位寄存器50由一个线性反馈移位寄存器和若干个异或逻辑门组成。例如是一个8阶的线性反馈移位寄存器，由8个寄存器和2个异或逻辑门构成。3-8译码电路连接于输入信号和8阶的线性反馈移位寄存器之间。
本发明提出的测试向量生成电路是一种非侵入式的可测性设计组件。非侵入性使得设计该电路不需要修改原ASIC或者是SOC的设计流程其他的部分，只需要在做完普通的可测性设计之后，插入一个单独的步骤用于生成该电路并生成新的测试向量。
在图4中，左半部分列出了普通设计流程和右半部分列出了带上本发明提出的测试向量自动生成电路后的设计流程。整合本发明提出的测试向量自动生成电路后设计流程的各步(1)RTL(寄存器传输级)设计。在这一步，指采用硬件描述语言(VHDL或者是Verilog语言)来对电路的逻辑进行行为级描述。
(2)综合。在第一步完成对电路逻辑描述后，需要将第一步产生的高层次描述语言映射成基于门的网表结构，并加入实际的物理参数和标准单元。这一步通常由一些自动综合工具来完成。
(3)通常的可测性设计。该步骤完成两大任务一是插入可测性设计电路；二是根据插入的可测性设计电路生成测试向量。通常的可测性设计包含替换扫描寄存器单元，插入扫描链和设计存储器内建自测试电路。这些可以通过EDA工具来完成，其中替换扫描寄存器单元和插入扫描链是在综合的时候由选择的综合器自动完成的。在完成可测性设计电路后，需要用EDA工具根据插入的可测性设计电路架构生成测试向量，并以指定的格式输出的到指定文件中去。
(4)插入本发明提出的测试向量生成电路。根据文中描述的方法用门级网表的形式构建匹配原电路输出输入的测试向量生成电路。这个构建过程细节可参看下文对图5的描述。
(5)修改测试向量。该步具体细节可参看下文对图5的描述。
(6)将修改后的测试向量提交测试。
在图5中，列出了基于测试向量生成电路的可测性设计方法流程。在这一流程中步骤S1开始；步骤S2收集电路可测性设计数据，这些数据包含在可测性设计阶段设计的扫描链数目和可用做扫描输入和输出的引脚数。这些引脚数的限制主要来自于物理设计时的考虑。
步骤S3根据扫描链生成单值可控线性反馈移位寄存器。根据设计的扫描链的数目确定单值可控线性反馈寄存器中寄存器数目，也即线性反馈移位寄存器的阶数单值线性反馈移位寄存器的阶数＝扫描链的树目步骤S4根据扫描链数目和可用输入输出管脚数目设计译码电路。如果，扫描链的数量为N条，那么测试向量生成电路的输入个数为 然后根据真值表生成(M～N)译码器(真值表描述如上文图2例中所述)。
步骤S5根据ATPG工具生成的测试向量和已设计好的片上测试向量生成电路，修改测试向量。该过程实际上就是要求将测试向量转变为相邻向量跳变位置向量。以附图3给出的电路为例，对于线性反馈移位寄存器，假设第t拍各寄存器的值可用向量St=[r1t,r2t,r3t,r4t,r5t,r6t,r7t,r8t],]]>第t+1拍各寄存器的值可用向量St+1=[r1t+1,r2t+1,r3t+1,r4t+1,r5t+1,r6t+1,r7t+1,r8t+1],]]>那么St+1=St×0100000010100000000100000000100000000100000000101000000110000000]]>(公式1)需要加在电路上的测试向量(也是我们期望的测试向量)为
I040068期望测试向量O(1)O(2)O(3)O(4)O(5)O(6)O(7)O(8)1 0 0 1 X X X XX X X 0 X X X 01 X X X 1 X 0 X1 1 0 X X 1 X X0 1 1 X X X X 11 X X X 1 1 0 XX X X X X X X XX X 1 X X 1 X 10 X X 1 0 X X X1 X X X 1 X X 1可以用类似于文献“BIST Reseeding for Serial BIST”，by A.A.Al-Yamani，S.Mitra，and E.J.McCluskey，published in VLSI Test Symposium，pp.69-74，2003.提出的方法求初始种子，由于该期望向量中确定位比较多，所以没有一个种子能够使得该线性反馈移位寄存器产生该向量，取经过10次实验后得到的一个最接近的种子S0＝[1，0，0，1，0，0，0，0]，用该种子并结合公式1可求得线性反馈移位寄存器的输出线性反馈移位寄存器产生的测试向量O(1)O(2)O(3)O(4)O(5)O(6)O(7)O(8)1 0 0 1 0 0 0 00 1 0 0 1 0 0 01 0 1 01 0 01 1 0 1 01 0 1 1 0 1 0 0 11 1 1 11 0 00 1 1 1 1 0 1 01 0 1 1 1 1 0 1 1 0 1 1 1 1 0 1 1 0 1 1 1 1
其中，标删除线的表示该位和期望测试向量不匹配，这种不匹配的情况共有6位。为了使得线性反馈移位寄存器生成的测试向量和期望的测试向量完全一致，我们可以通过M～N译码电路逐拍产生信号，修改线性反馈移位寄存器中状态以产生目标测试向量，见下表所示
这样经过单值修正后新生成的测试向量就和期望的测试向量是完全匹配的。
这样，在上表右栏中I(1)，I(2)，I(3)即是我们要通过自动测试设备从片外施加的向量。也就是说经过测试向量生成电路转换以后，我们只需要施加三个引脚的向量，就可以通过片上的测试向量生成电路生成目标电路需要的测试向量。
上例示范了如何由ATPG产生的测试向量转化为应用片上测试向量生成电路后需要的测试向量。
目前的高级测试设备(ATE)都支持循环计数压缩功能。在测试向量中，很多组信号经常在一个比较长的周期内保持不变，测试设备为了压缩这部分数据的存储，采用循环计数的技术。这样，对于上述例子，我们只需要考虑通过高级测试设备在I(1)，I(2)，I(3)上装载上表所述的确定位，从而可计算得该例中使用单值可控线性反馈移位寄存器生成确定性测试向量时的压缩倍数γ＝80/12≈7步骤S6根据ATPG工具生成的测试向量和已设计好的片上测试向量生成电路，生成控制信号向量并与步骤S5中向量合并得到最后施加在芯片上的向量集。控制信号是指生成信号fz每一个节拍的值。该信号值的生成可参看本发明材料中对图3的描述。
步骤S7利用步骤S6中得到的向量进行测试。
本发明提出了一种非侵入式的测试向量生成电路。该电路具有比较高的测试压缩率，并能生成确定性的测试向量，保证了测试的故障覆盖率。非侵入性使得其适合于系统级芯片设计中。在系统级芯片设计中，通常会遇到一些不可知结构的硬核，要想对这种硬核修改可测性设计电路是不可能的。这样，普通侵入式的内建自测试在这种情况下就会失效。非侵入性保证了它与待测试内核无关性，因此该电路可作为一个测试专用IP核来使用，使得其设计无缝的融入了整个系统级芯片设计流程中。当然，本发明提出的技术对于一般的大规模集成电路而言一样有效。不仅可以减少测试数据量而且可以降低测试时间，从而减少了测试成本，提高了产品的市场竞争力。
权利要求
1.一种即插即用片上测试向量生成电路，该电路是基于线性反馈移位寄存器，其特征在于，使用一个译码器控制线性反馈移位寄存器产生目标确定性测试向量。
2.根据权利要求1所述的测试向量生成电路，其特征在于，建立了从测试设备装载的数据和扫描链的输入数据之间的逻辑映射关系，测试向量生成电路能够产生与预先确定的确定性测试向量相匹配的测试向量。
3.根据权利要求2所述的测试向量生成电路，其特征在于，预先确定的确定性测试向量是由自动测试图形生成工具生成的，自动测试图形生成工具保证了确定性测试向量的覆盖率。
4.根据权利要求1或2所述的测试向量生成电路，其特征在于，该电路由两个主要组成部分和一个冷冻控制电路构成，为了描述结构方便，定义测试向量生成电路有M个输入，N个输出，测试向量生成电路的两个主要组成部分为a)一个M输入，N输出的译码电路，M输入连接芯片M个输入管脚，N个输出连接b)中描述的单值可控线性反馈移位寄存器中的N个异或门；b)N阶单值可控线性反馈移位寄存器，对于N阶单值可控线性反馈移位寄存器，该电路由N个寄存器和若干个异或门构成，这些异或门可分成两组，第一组有N个异或门，N个异或门独立地插入在N个寄存器之间，第二组异或门用于构造线性反馈寄存器的反馈电路；测试向量生成电路中的冷冻控制电路由一个单独的与门构成，该与门有两个输入，一个是测试时钟，该时钟驱动单值可控线性反馈移位寄存器和扫描链，另一个信号是冷冻使能信号，当该信号为低时，扫描链上的时钟被冷冻。
5.根据权利要求4所述的测试向量生成电路，其特征在于，译码电路可以是一个简单的M-N的逻辑译码器；单值可控线性反馈移位寄存器由一个线性反馈移位寄存器和若干个异或逻辑门组成；3-8译码电路连接于输入信号和8阶的线性反馈移位寄存器之间。
6.根据权利要求4或5所述的测试向量生成电路，其特征在于，M-N的逻辑译码器由3-8译码电路构成。
7.根据权利要求4或5所述的测试向量生成电路，其特征在于，单值可控线性反馈移位寄存器由8个寄存器和2个异或逻辑门构成。
8.一种基于即插即用片上测试向量生成电路可测性设计方法，该方法可以融入整个芯片设计流程中，其特征在于，使用测试向量生成电路作为测试向量内置解码电路。
9.根据权利要求8的所述的基于即插即用片上测试向量生成电路可测性设计方法，其具体步骤如下步骤S1开始；步骤S2收集电路可测性设计数据，这些数据包含在可测性设计阶段设计的扫描链数目和可用做扫描输入和输出的引脚数；步骤S3根据扫描链生成单值可控线性反馈移位寄存器；步骤S4根据扫描链数目和可用输入输出管脚数目设计译码电路；步骤S5根据ATPG工具生成的测试向量和已设计好的片上测试向量生成电路，修改生成新的测试向量；步骤S6根据ATPG工具生成的测试向量和已设计好的片上测试向量生成电路，生成控制信号向量并与步骤S5中向量合并得到最后施加在芯片上的向量集；步骤S7利用步骤S7中得到的向量进行测试；
全文摘要
本发明涉及大规模集成电路技术领域，特别是一种即插即用片上测试向量生成电路及方法。该方法和电路核心是一个非侵入式的片上测试向量生成电路。该测试向量生成电路由两个主要部分和冷冻控制电路构成，两个主要部分是1)译码器。该译码器根据从测试设备装载的内容，产生选择修正信号对线性反馈移位寄存器中的值进行修正，使得线性反馈移位寄存器能够产生期望的测试向量。2)单值可控线性反馈移位寄存器。用于根据修正的种子，自动产生测试向量。冷冻控制电路提供了多值修正和变长窗口向量自动生成机制，使得测试向量生成过程具备了灵活性。由于测试向量产生电路可以产生确定性测试向量，保证了故障覆盖率。
文档编号H01L21/66GK1560914SQ20041000545
公开日2005年1月5日 申请日期2004年2月19日 优先权日2004年2月19日
发明者韩银和, 李晓维 申请人:中国科学院计算技术研究所