专利名称：多重栅极介电层的结构的制作方法
技术领域：
本实用新型是有关于一种多重栅极介电层的结构，且特别是有关于一种可应用于高效能组件和低漏电流组件的双栅极介电层的结构。
背景技术：
多重功能的集成电路为目前整合的趋势，其必须具备在同一芯片(chip)上制造具有不同特性的晶体管。具体而言，为在同一芯片上设置不同厚度的栅极氧化层，以提供具有不同操作电压的晶体管。
为了提升组件的操作速度，往往将逻辑电路(logic circuit)与内存电路(memory circuit)混合制作于同一芯片上，此种混合设置的组件称为嵌入式半导体装置(embedded semiconductor device)。通常，逻辑电路需要较薄的栅极氧化层，并能于约1.8至2.5伏特左右的操作电压下工作，以提高晶体管的切换速度(switching speed)；而存储单元区和其周边电路区则需要较厚的栅极氧化层，并能于约3.0至5.0伏特左右的操作电压下工作。
传统在两个不同区域分别制造两种不同栅极氧化层厚度的方法，是先于硅基底上形成第一层栅极氧化层，之后借由光阻层保护第一区域的栅极氧化层，并利用蚀刻法移除第二区域的栅极氧化层。将光阻层移除之后，进行第二次的栅极氧化层的制程，以于第二区域形成具有第二厚度的栅极氧化层，而此时位于第一区域的第一栅极氧化层的厚度亦会增加。因此，硅基底的第一区域具有第一厚度的第一栅极氧化层，第二区域具有第二厚度的第二栅极氧化层。
另外，美国专利第5,668,035号Fang等人揭露一种双栅极氧化层的制造方法，可以避免光阻直接接触栅极氧化层而使其受污染，其是首先在基底上形成第一栅极氧化层后，在存储单元区的第一栅极氧化层上形成第一多晶硅层，之后移除暴露于逻辑电路区的第一栅极氧化层，取而代之的是厚度较薄的第二栅极氧化层，之后形成一层第二多晶硅层，并利用微影蚀刻使第二多晶硅层覆盖于逻辑电路区的第二栅极氧化层上，继续于第一和第二多晶硅层上形成一层绝缘层，并利用微影蚀刻制程加以定义其与下方的第一和第二多晶硅层，以形成栅极电极。美国专利第6,265,325号Cao等人更揭露一种改良上述Fang案的制程的方法，其是于形成第二多晶硅层后，利用化学机械研磨法移除部分第二多晶硅层，使第一多晶硅层和第二多晶硅层具有相同的水平。不过，基本上，其形成双栅极氧化层的方法是相同的。
美国专利第6,383,861号Gonzalez等人揭露一种在基底上形成一层氮化硅层，之后移除存储单元区的氮化硅层，接着于整个基底上成长一层氧化硅层，存储单元区所成长的氧化硅层的厚度会厚于逻辑电路区的氮化硅层上的氧化硅层的厚度。
美国专利第6,168,958号Gardner等人揭露一种具有不同厚度的高介电常数介电层的制造方法，其是于基底上沉积一层厚度约为100-500埃介电常数约为20的介电层，并于此介电层上形成第一栅极导电层，接着利用微影蚀刻制程移除部分区域的第一栅极导电层，并蚀刻该区域暴露出的介电层，使其厚度降低至第二厚度，再于该区域的介电层上形成第二栅极导电层。
发明内容
有鉴于多重功能的集成电路对不同特性的晶体管的需求，本实用新型提供一种多重栅极介电层的结构。
本实用新型提供一种多重栅极介电层的结构。其包括设置于高效能组件区的第一栅极介电层；以及设置于低漏电流组件区的由高介电常数介电层和界面介电层堆栈而成的第二栅极介电层。其中，界面介电层是位于高介电常数介电层和半导体基底之间，高介电常数介电层的介电常数大于8。
本实用新型并一种多重栅极介电层的结构。其包括设置于第一区域的第一栅极介电层；设置于第二区域的由原生氧化层所构成的第二栅极介电层；以及设置于第三区由一高介电常数介电层和该原生氧化层堆栈而成的一第三栅极介电层。其中，第一栅极介电层的介电常数不同于第二栅极介电层的介电常数。其中，原生氧化层是位于高介电常数介电层和半导体基底之间，高介电常数介电层的介电常数大于8。
本实用新型还提供一种多重栅极介电层的结构。其包括设置于第一区域的第一栅极介电层；设置于第二区域的由一沉积层所构成的一第二栅极介电层；设置于第三区域由一高介电常数介电层和该沉积层堆栈而成的一第三栅极介电层。其中，第一栅极介电层的材质包含半导体基底的一元素。其中，第一栅极介电层的介电常数不同于第二栅极介电层的介电常数。其中，沉积层是位于高介电常数介电层和半导体基底之间，高介电常数介电层的介电常数大于8。
在第二实施例中，其中于半导体基底上的低漏电流组件区形成高介电常数介电层之后更包括移除高效能组件区的原生氧化层；以及于高效能组件区的半导体基底表面形成一介电层。而此介电层的方法包括进行氧化处理，或者是依序进行氧化处理和氮化处理。其中，氧化处理所使用的氧化气体包括水蒸气(H2O(g))、氧气(O2)、臭氧(O3)、一氧化一氮(NO)、一氧化二氮(N2O)之一者或其组合。因此，此介电层的材质包括SiO2、SiON、SiO2/SiON迭层之一者或其组合。
在第三实施例中，其中于半导体基底上形成高介电常数介电层之前，更包括移除原生氧化层；且于半导体基底上形成高介电常数介电层，并移除位于高效能组件区的部分之后，更包括于高效能组件区的半导体基底表面以及低漏电流组件区的半导体基底表面和高介电常数介电层之间形成一界面介电层。其中，移除原生氧化层的方法包括在温度大致高于700℃下进行氢烘烤。其中，形成界面介电层的方法包括进行氧化处理，或者依序进行氧化处理和氮化处理。其中，氧化处理所使用的氧化气体包括水蒸气(H2O(g))、氧气(O2)、臭氧(O3)、一氧化一氮(NO)、一氧化二氮(N2O)之一者或其组合。因此，界面介电层的材质包括SiO2、SiON、SiO2/SiON迭层之一者或其组合。
在第四实施例中，其中于半导体基底上形成高介电常数介电层之前，更包括移除原生氧化层；且于半导体基底上形成高介电常数介电层，并移除位于高效能组件区的部分之后，更包括于半导体基底表面形成一界面介电层；以及于低漏电流区的界面介电层上形成高介电常数介电层。其中，界面介电层的材质包括SiO2、SiON、SiO2/SiON迭层之一者或其组合。
在第五实施例中，其中于半导体基底上形成高介电常数介电层之前，更包括移除原生氧化层。而且，于半导体基底上形成高介电常数介电层，并移除位于高效能组件区的部分之后，更包括于该半导体基底表面形成一界面介电层；于低漏电流区的界面介电层上形成高介电常数介电层；移除高效能组件区的界面介电层；以及于高效能组件区的半导体基底表面形成一介电层。其中，界面介电层的材质包括SiO2、SiON、SiO2/SiON迭层之一者或其组合。
图1A至图1B为剖面图，其表示本实用新型第一实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法；图2A至图2D为剖面图，其表示本实用新型第二实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法；图3A至图3C为剖面图，其表示本实用新型第三实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法；图4A至图4B为剖面图，其表示本实用新型第四实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法；图5A至图5D为剖面图，其表示本实用新型第五实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法；图6是表示本实用新型第一和第二实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法流程图；图7是表示本实用新型第三实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法流程图；图8是表示本实用新型第四和第五实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法流程图。
符号说明高效能组件区I低漏电流组件区II半导体基底10、20、30、40、50组件隔离结构12、22、32、42、52原生氧化层13、23高介电常数的介电材质层15、25、35、45、55蚀刻罩幕层16；半导体基底表面介电层成长程序80介电层26界面介电层36、44、54制程A、B、C、D、E步骤1提供一半导体基底，表面具有一原生氧化层；
步骤2移除原生氧化层；步骤3沉积一界面介电层；步骤4沉积并定义高介电常数介电层于低漏电流组件区；步骤5移除高效能组件区的界面介电层；步骤6移除高效能组件区的原生氧化层；步骤7进行半导体基底表面介电层成长程序；步骤7’进行半导体基底表面及其与高介电常数介电层的界面的介电层成长程序。
具体实施方式
本实用新型是利用高介电常数介电层和其它介电材质组成具有不同介电常数的栅极介电层，其中高介电常数介电层通常用于要求漏电流要低的晶体管组件。此外，高介电常数介电层和半导体基底之间会有一界面，用以避免高介电常数介电层直接与半导体基底接触。对于要求开关切换速度要快，效能要好的晶体管的栅极介电层，对漏电流的要求并不高，则通常采用介电常数相对低的介电材质。以下是举数个实施例详细说明本实用新型。
第一实施例图1A至图1B为剖面图，其表示本实用新型第一实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法。
首先请参照图1A，提供一半导体基底10，例如是基体型半导体基底(bulk semiconductor substrate)(例如硅基底、硅锗基底)、或硅覆绝缘型基底(silicon-on-insulator substrate，SOI substrate)。在半导体基底10中已形成组件隔离结构12，例如场氧化层(field oxidelayer)或沟槽隔离结构(trench isolation)，在图式中是以后者为例。此半导体基底10可大致区分为高效能组件区(high-performance deviceregion)I和低漏电流组件区(low-leakage device region)II。
通常，半导体基底10在等待下一道制程期间，会于表面生成一层氧化层，通常称之为原生氧化层(native oxide)13，其厚度为数埃()，通常是小于5埃。接着，于原生氧化层13上沉积一层高介电常数(highK)的介电材质，其沉积方法例如是化学气相沉积法(CVD)、溅镀法(sputtering)、反应式溅镀法(reactive sputtering)。接着，定义高介电常数的介电材质层15，使其覆盖于低漏电流组件区II，高效能组件区I的部分则借由湿蚀刻或干蚀刻移除。其定义方法例如是先于高介电常数的介电材质层15上形成一层蚀刻罩幕层16，例如是能量感应层(具体而言例如是光阻层)，且此蚀刻罩幕层具有覆盖低漏电流组件区II的图案，接着以此蚀刻罩幕层保护低漏电流组件区II的高介电常数的介电材质层15，借由蚀刻步骤移除暴露于高效能组件区I的高介电常数的介电材质层15，至暴露出高效能组件区I的原生氧化层13止。之后，将此蚀刻罩幕层16移除。
其中，在此所指的高介电常数的介电材质是指介电常数大于8以上的材质。上述的高介电常数的介电材质例如是金属氧化物(metallicoxides)、金属氮氧化物、金属氮化物(metallic nitride)、金属硅酸盐(metallic silicate)和金属铝酸盐(metallic aluminates)。其中，高介电常数的金属氧化物例如氧化铪(hafnium oxide，HfO2)、氧化锆(zirconium oxide，ZrO2)、氧化铝(aluminum oxide，Al2O3)、氧化镧(lanthanum oxide，La2O3)、氧化钛(titanium oxide，TiO2)、氧化钇(yttrium oxide，Y2O3)、氧化钽(tantalum oxide，Ta2O5)等；高介电常数的金属氮氧化物例如氮氧化锆(ZrON)、氮氧化铪(HfON)等；高介电常数的金属硅酸盐例如硅酸锆(zirconium silicate，ZrSiO4)；高介电常数的金属铝酸盐例如铝酸锆(zirconium aluminate)。
其中，在定义高介电常数的介电材质层15方面，举例而言，可利用硫酸(H2SO4)蚀刻材质为氧化锆(ZrO2)的介电材质层。
经过上述对应于图6的A制程，依序进行步骤1和步骤4的制程后，半导体基底10表面的高效能组件区I以原生氧化层13做为栅极介电层，低漏电流组件区II以原生氧化层13和高介电常数介电材质层15的迭层做为栅极介电层。
第二实施例图2A至图2D为剖面图，其表示本实用新型第二实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法。
首先请参照图2A，提供一半导体基底20，例如是基体型半导体基底、或硅覆绝缘型基底。在半导体基底20中已形成组件隔离结构22，例如场氧化层或沟槽隔离结构，在图式中是以后者为例。此半导体基底20可大致区分为高效能组件区I和低漏电流组件区II。
通常，半导体基底20在等待下一道制程期间，会于表面生成一层氧化层，通常称的为原生氧化层23，其厚度为数埃，通常是小于5埃。
请参照图2B，接着于原生氧化层23上沉积一层高介电常数的介电材质，其材质和沉积方法如第一实施例所述，在此不多赘言。接着，定义高介电常数的介电材质层25，使其覆盖于低漏电流组件区II，高效能组件区I的部分则借由湿蚀刻或干蚀刻移除。
接着请参照图2C，移除暴露于高效能组件区I的原生氧化层23。
上述移除部分高介电常数的介电材质层25和原生氧化层23的方法例如是先于高介电常数的介电材质层25上形成一层能量感应层(未绘示)，例如是光阻层，且此能量感应层具有覆盖低漏电流组件区II的图案，接着以此能量感应层为蚀刻罩幕，借由蚀刻步骤依序移除暴露于高效能组件区I的高介电常数的介电材质层25和原生氧化层23，之后将此能量感应层移除。
接着请参照图2D，进行半导体基底表面介电层成长程序80，例如是氧化处理(oxidizing treatment)，或者是氧化处理加上氮化处理，以于基底20的表面形成一层介电层26，其材质例如是SiO2、SiON、或SiO2/SiON迭层。
其中，以材质为SiO2的介电层26为例，其在高效能组件区I的厚度约为2-30埃左右，形成方法例如是进行高温氧化制程，所使用的氧化气体包括水蒸气(H2O(g))、氧气(O2)、臭氧(O3)、一氧化一氮(NO)、或一氧化二氮(N2O)。具体而言，高温氧化制程例如是单片晶圆型快速热制程(single-wafer rapid-thermal based process)，在温度约为850℃，压力约为6托尔(torr)下，以同步蒸汽产生(in-situ steamgeneration；ISSG)方式生成的氧化硅。或者是炉管氧化制程，在温度约为600-800℃，在压力为大气压力且含氧(O2)的环境下，氧化1-30分钟。
其中，以材质为SiON或SiO2/SiON迭层的介电层26为例，其在高效能组件区I的等效氧化硅厚度约小于10埃，其形成方法例如是在进行高温氧化制程后，再进行远程电浆氮化反应(remote plasmanitridation，RPN)。在进行远程电浆氮化反应时，由于在高温氧化制程所形成的氧化硅会暴露在高密度的远程的以氦基氮流体(high-density remote helium-based nitrogen discharge)下，以进行氮化处理。在电浆中的氮自由基会与氧化硅反应生成含氮的栅极介电层。
经过上述对应于图6的B制程，依序进行步骤1、步骤4、步骤6和步骤7的制程后，半导体基底20表面的高效能组件区I以介电层26做为栅极介电层，低漏电流组件区II以原生氧化层23和高介电常数介电材质层25的迭层做为栅极介电层。
第三实施例
图3A至图3C为剖面图，其表示本实用新型第三实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法。
首先请参照图3A，提供一半导体基底30，其中已形成组件隔离结构32，例如场氧化层或浅沟槽隔离结构，在图式中是以后者为例。
接着，在半导体基底30表面沉积之前，进行表面清洗步骤，以移除半导体基底30表面的原生氧化层，其移除方法例如是在高温下进行氢烘烤(hydrogen baking)，温度大约高于700℃，使原生氧化层形成可挥发性的一氧化硅(SiO(g))或水气(H2O(g))而移除。其它移除原生氧化层的方法亦适用于此。
接着请参照图3B，于半导体基底30表面沉积一层高介电常数(highK)的介电材质，其材质和沉积方法如第一实施例所述，在此不多赘言。接着，定义高介电常数的介电材质层35，使其覆盖于低漏电流组件区II，高效能组件区I的部分则借由湿蚀刻或干蚀刻移除。其定义方法例如是先于高介电常数的介电材质层35上形成一层能量感应层(未绘示)，例如是光阻层，且此能量感应层具有覆盖低漏电流组件区II的图案，接着以此能量感应层为蚀刻罩幕，借由蚀刻步骤移除暴露于高效能组件区I的高介电常数的介电材质层35，之后将此能量感应层移除。
请参照图3C，接着进行半导体基底表面介电层成长程序80，例如是氧化处理(oxidizing treatment)，或者是氧化处理加上氮化处理，以于基底30的表面以及基底30和高介电常数的介电材质层35之间形成薄薄一层界面介电层36。界面介电层36的材质例如是SiO2、SiON、或SiO2/SiON迭层，其形成方法如第二实施例所述的介电层26的形成，在此不多赘述。
经过上述对应于图7的C制程，依序进行步骤1、步骤2、步骤4和步骤7’的制程后，半导体基底30表面的高效能组件区I以界面介电层36做为栅极介电层，低漏电流组件区II以界面介电层36和高介电常数介电材质层35的迭层做为栅极介电层。
第四实施例图4A至图4B为剖面图，其表示本实用新型第四实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法。
首先请参照图4A，提供一半导体基底40，其中已形成组件隔离结构42，例如场氧化层或浅沟槽隔离结构，在图式中是以后者为例。
接着请参照图4B，于半导体基底40表面沉积一层界面介电层44，其材质例如是SiO2、SiON、SiO2/SiON迭层、金属硅酸盐(例如硅酸锆)、或金属铝酸盐(例如铝酸锆)之一者或其组合。
接着，继续在界面介电层44上方形成一层高介电常数的介电材质层45，其材质和沉积方法如第一实施例所述，在此不多赘言。接着，进行微影蚀刻制程，定义高介电常数的介电材质层45，使其覆盖于低漏电流组件区II，高效能组件区I的部分则借由湿蚀刻或干蚀刻移除。
经过上述对应于图8的D制程，依序进行步骤1、步骤2、步骤3和步骤4的制程后，半导体基底40表面的高效能组件区I以界面介电层44做为栅极介电层，低漏电流组件区II以界面介电层44和高介电常数介电材质层45的迭层做为栅极介电层。
第五实施例图5A至图5D为剖面图，其表示本实用新型第五实施例的分别于半导体基底的高效能组件区和低漏电流组件区形成栅极介电层的方法。
首先请参照图5A，提供一半导体基底50，其中已形成组件隔离结构52，例如场氧化层或浅沟槽隔离结构，在图式中是以后者为例。
接着请参照图5B，于半导体基底50表面沉积一层界面介电层54，其材质例如是SiO2、SiON、SiO2/SiON迭层、金属硅酸盐(例如硅酸锆)、或金属铝酸盐(例如铝酸锆)之一者或其组合。
接着，继续在界面介电层54上方形成一层高介电常数的介电材质层55，其材质如第一实施例所述，在此不多赘言。接着，进行微影蚀刻制程，定义高介电常数的介电材质层55，使其覆盖于低漏电流组件区II，高效能组件区I的部分则借由湿蚀刻或干蚀刻移除。
接着请参照图5C，继续移除暴露于高效能组件区I的界面介电层54。
上述移除部分高介电常数的介电材质层55和界面介电层54的方法例如是先于高介电常数的介电材质层55上形成一层能量感应层(未绘示)，例如是光阻层，且此能量感应层具有覆盖低漏电流组件区II的图案，接着以此能量感应层为蚀刻罩幕，借由蚀刻步骤依序移除暴露于高效能组件区I的高介电常数的介电材质层55和界面介电层54，之后将此能量感应层移除。
接着请参照图5D，接着，进行半导体基底表面介电层成长程序80，以于暴露出的半导体基底50的表面形成薄薄一层介电层56。介电层56的材质例如是SiO2、SiON、SiO2/SiON迭层，其形成方法如第二实施例所述的介电层26的形成，在此不多赘述。
经过上述的制程后，经过上述对应于图8的E制程，依序进行步骤1、步骤2、步骤3、步骤4、步骤5和步骤7的制程后，半导体基底50表面的高效能组件区I以介电层56做为栅极介电层，低漏电流组件区II以高介电常数介电材质层55和界面介电层54的迭层做为栅极介电层。
此较佳实施例所述之多重栅极介电层结构，是包含一半导体基底50，而该半导体基底50是分为一高效能组件区I及一低漏电流组件区II。该高效能组件区I是具有该介电层56，而该低漏电流组件区II是具有一由该高介电常数介电材质层55和该界面介电层54所构成的迭层形成于该半导体基底50，其中该高介电常数介电材质层55具有一介电常数是大于8。
第六实施例上述的第一实施例和第二实施例的制程，亦可以相整合，而制备出三种不同栅极介电层。第一种是以进行半导体基底表面介电层成长程序所生成的介电层(例如是SiO2、SiON、或SiO2/SiON迭层)做为栅极介电层；第二种是以原生氧化层做为栅极介电层；第三种是以高介电常数介电材质层和原生氧化层的迭层做为栅极介电层。
以下是以表一，并配合图6做说明。首先如步骤1提供一半导体基底表面具有一原生氧化层；接着如步骤4沉积高介电常数介电层覆盖整个半导体基底，之后定义高介电常数介电层，以移除区域I和II的高介电常数介电层，其定义方法例如是于高介电常数介电层上形成一层蚀刻罩幕层，以此蚀刻罩幕层做为蚀刻阻挡，利用蚀刻制程移除暴露于区域I和II的高介电常数介电层；接着如步骤6定义原生氧化层，以移除区域I的原生氧化层，其定义方法例如是于高介电常数介电层和原生氧化层上形成一层蚀刻罩幕层，以此蚀刻罩幕层做为蚀刻阻挡，利用蚀刻制程移除暴露于区域I的原生氧化层；接着如步骤7进行半导体基底表面介电层成长程序，以于区域I的半导体基底表面成长一层介电层。
表一 第一和第二实施例的整合制程
第七实施例上述的第四实施例和第五实施例的制程，亦可以相整合，而制备出三种不同栅极介电层。第一种是以进行半导体基底表面介电层成长程序所生成的介电层(例如是SiO2、SiON、或SiO2/SiON迭层)做为栅极介电层；第二种是以沉积的界面介电层做为栅极介电层；第三种是以高介电常数介电材质层和沉积的界面介电层的迭层做为栅极介电层。
以下是以表二，并配合图8做说明。首先如步骤1提供一半导体基底表面具有一原生氧化层；接着如步骤2移除半导体基底表面的原生氧化层；接着如步骤3沉积一层界面介电层覆盖整个半导体基底；接着如步骤4沉积高介电常数介电层覆盖整个半导体基底区域，之后定义高介电常数介电层，以移除区域I和II的高介电常数介电层，其定义方法例如是于高介电常数介电层上形成一层蚀刻罩幕层，以此蚀刻罩幕层做为蚀刻阻挡，利用蚀刻制程移除暴露于区域I和II的高介电常数介电层；接着如步骤5定义界面介电层，以移除区域I的界面介电层，其定义方法例如是于高介电常数介电层和界面介电层上形成一层蚀刻罩幕层，以此蚀刻罩幕层做为蚀刻阻挡，利用蚀刻制程移除暴露于区域I的界面介电层；接着如步骤7进行半导体基底表面介电层成长程序，以于区域I的半导体基底表面成长一层介电层。
表二 第四和第五实施例的整合制程
虽然本实用新型已以较佳实施例揭露如上，然其并非用以限定本实用新型，任何熟习此技艺者，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，因此本实用新型的保护范围当视所附的权利要求范围所界定者为准。
权利要求1.一种多重栅极介电层的结构，其特征在于，包括一半导体基底，该半导体基底包含一高效能组件区及一低漏电流组件区；一第一栅极介电层，设置于该高效能组件区的该半导体基底表面；由一高介电常数介电层及一界面介电层堆栈而成的一第二栅极介电层，设置于该低漏电流组件区的该半导体基底表面，该界面介电层是位于该高介电常数介电层及该半导体基底之间，该高介电常数介电层的介电常数大于8。
2.根据权利要求1所述的多重栅极介电层的结构，其特征在于该第一栅极介电层的材质包括以下材质之一或其组合一原生氧化层、SiO2、SiON或SiO2/SiON迭层。
3.根据权利要求1所述的多重栅极介电层的结构，其特征在于该高介电常数介电层的材质包括以下材质之一或其组合金属氧化物、金属氮氧化物、金属氮化物、金属硅酸盐或金属铝酸盐，且该界面介电层的材质包括SiO2、SiON或SiO2/SiON迭层。
4.根据权利要求3所述的多重栅极介电层的结构，其特征在于该金属氧化物包括以下材质之一或其组合氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)或氧化钽(Ta2O5)；该金属氮氧化物包括氮氧化锆(ZrON)或氮氧化铪(HfON)；该金属硅酸盐包括硅酸锆(ZrSiO4)；该金属铝酸盐包括铝酸锆。
5.根据权利要求1所述的多重栅极介电层的结构，其特征在于该第一栅极氧化层的等效氧化层厚度小于10埃。
6.根据权利要求1所述的多重栅极介电层的结构，其特征在于该第二栅极氧化层中该高介电常数介电层的厚度介于2至500埃之间。
7.根据权利要求1所述的多重栅极介电层的结构，其特征在于该第二栅极氧化层中该界面介电层的厚度介于2至30埃之间。
8.一种多重栅极介电层的结构，其特征在于包括一半导体基底，该半导体基底包含一第一区域、一第二区域及一第三区域；一第一栅极介电层，设置于该第一区域的该半导体基底表面；由一氧化层所构成的一第二栅极介电层，设置于该第二区域的该半导体基底表面，其中该第一栅极介电层的介电常数不同于该第二栅极介电层的介电常数；由一高介电常数介电层及该氧化层堆栈而成的一第三栅极介电层，设置于该第三区域的该半导体基底表面，该氧化层是位于该高介电常数介电层及该半导体基底之间，该高介电常数介电层的介电常数大于8。
9.根据权利要求8所述的多重栅极介电层的结构，其特征在于该第一栅极介电层的材质为以下材质之一或其组合SiO2、SiON或SiO2/SiON迭层。
10.根据权利要求8所述的多重栅极介电层的结构，其特征在于该高介电常数介电层的材质包括以下材质之一或其组合金属氧化物、金属氮氧化物、金属氮化物、金属硅酸盐或金属铝酸盐。
11.根据权利要求10所述的多重栅极介电层的结构，其特征在于该金属氧化物包括以下材质之一或其组合氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)或氧化钽(Ta2O5)；该金属氮氧化物包括氮氧化锆(ZrON)或氮氧化铪(HfON)；该金属硅酸盐包括硅酸锆(ZrSiO4)；该金属铝酸盐包括铝酸锆。
12.一种多重栅极介电层的结构，其特征在于包括一半导体基底，该半导体基底包含一第一区域、一第二区域及一第三区域；一第一栅极介电层，设置于该第一区域的该半导体基底表面，其中该第一栅极介电层的材质包含该半导体基底的一元素；由一沉积层所构成的一第二栅极介电层，设置于该第二区域的该半导体基底表面，其中该第一栅极介电层的介电常数不同于该第二栅极介电层的介电常数；由一高介电常数介电层及该沉积层堆栈而成的一第三栅极介电层，设置于该第三区域的该半导体基底表面，该沉积层是位于该高介电常数介电层及该半导体基底之间，该高介电常数介电层的介电常数大于8。
13.根据权利要求12所述的多重栅极介电层的结构，其特征在于该第一栅极介电层的材质为含该半导体基底的硅元素的介电材质，包括以下材质之一或其组合SiO2、SiON或SiO2/SiON迭层。
14.根据权利要求12所述的多重栅极介电层的结构，其特征在于该沉积层的材质包括以下材质之一或其组合SiO2、SiON或SiO2/SiON迭层。
15.根据权利要求12所述的多重栅极介电层的结构，其特征在于该高介电常数介电层的材质包括以下材质之一或其组合金属氧化物、金属氮氧化物、金属氮化物、金属硅酸盐或金属铝酸盐。
16.根据权利要求15所述的多重栅极介电层的结构，其特征在于该金属氧化物包括以下材质之一或其组合氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)或氧化钽(Ta2O5)；该金属氮氧化物包括氮氧化锆(ZrON)或氮氧化铪(HfON)；该金属硅酸盐包括硅酸锆(ZrSiO4)；该金属铝酸盐包括铝酸锆。
专利摘要本实用新型提供一种多重栅极介电层的结构。其中，该重栅极介电层的结构是包含一高介电常数介电层沉积于一具有原生氧化层的半导体基底上，该高介电常数介电层的介电常数大于8。该高介电常数介电层是不形成于一高效能组件区内，做为低漏电流组件区的一栅极介电层的一部分。
文档编号H01L21/336GK2751446SQ20042005920
公开日2006年1月11日 申请日期2004年5月25日 优先权日2004年5月25日
发明者杨育佳, 杨富量, 胡正明 申请人:台湾积体电路制造股份有限公司