专利名称：介层洞优先双镶嵌的制造方法
技术领域：
本发明涉及一种双镶嵌(dual damascene)工艺，特别是涉及一种介层洞优先(via-first)双镶嵌的制造方法，可解决蚀刻沟槽导线图案时所造成相邻两介层洞间的桥接(bridging)问题。
背景技术：
铜双镶嵌(dual damascene)技术搭配低介电常数介电层已成为高集成度、高速(high-speed)逻辑集成电路芯片制造以及针对0.18微米以下的深次微米(deep sub-micro)半导体工艺最佳的金属内连线解决方案。这是由于铜具有低电阻值(比铝低30％)以及优选抗电迁移(electromigration resistance)的特性，而低介电常数材料则可帮助降低金属导线之间的RC延迟(RC delay)，由此可知，铜金属双镶嵌内连线技术在集成电路工艺中显得日益重要。
双镶嵌的制造方法基本上有所谓的沟槽优先(trench-first)双镶嵌、介层洞优先(via-first)双镶嵌、部分介层洞(partial-via)双镶嵌，以及自行对准(self-aligned)双镶嵌等选择。其中，介层洞优先双镶嵌简单地说即是利用多道光刻及蚀刻步骤，先定义介层洞，随后再于介层洞上方定义出沟槽，构成一体的双镶嵌结构。
请参阅图1至图5，其绘示的是现有介层洞优先双镶嵌的制造方法的剖面示意图。如图1所示，现有方法首先提供一半导体基底100，其上具有导电结构111以及112，例如铜镶嵌导线，形成于底层或元件层101中。接着，依序在半导体基底100上沉积形成保护盖层(capping layer)115，其成分通常为氮化硅，覆盖于导电结构111以及112的暴露表面，以及一堆栈介电层120，其通常包括一第一介电层121、一第二介电层123，以及一介于第一介电层121与第二介电层123之间的蚀刻停止层122。在第一介电层121上，随后会再沉积一氮氧化硅(SiNO)停止层130。
接着，于氮氧化硅停止层130上形成第一光致抗蚀剂层(又称为“介层洞光致抗蚀剂”)140，并于第一光致抗蚀剂层140定义出介层洞开孔141及142，其中假设介层洞开孔141为独立(isolated)介层洞图案，亦即其邻近周围并无其它介层洞图案被定义，而介层洞开孔142为密集(dense)介层洞图案。接着，进行一蚀刻工艺，以第一光致抗蚀剂层140为蚀刻屏蔽，经由第一光致抗蚀剂层140中的介层洞开孔141及142依序蚀刻氮氧化硅停止层130、堆栈介电层120，直到保护盖层115，以形成介层洞151、152a及152b。
如图2所示，在去除第一光致抗蚀剂层140后，随即于半导体基底100上涂布一填缝高分子层200，并填满介层洞151、152a及152b。填缝高分子层200的涂布类似一般光致抗蚀剂涂布工艺，并可加以烘烤硬化。
如图3所示，接着进行一回蚀刻工艺，将填缝高分子层200回蚀刻至一预定深度，如此在介层洞151、152a及152b分别内形成高分子插塞201、202a及202b，并使填缝高分子层200的表面低于氮氧化硅停止层130，形成凹孔301、302a及302b。如图4所示，现有方法接着于半导体基底100上涂布第二光致抗蚀剂层400，并填满凹孔301、302a及302b。
如图5所示，接着进行一曝光工艺，利用一定义有沟槽导线图案的光掩模，以预定曝光光源分别于凹孔301、302a及302b的上方曝出沟槽导线图案。随后，利用显影液将所曝的光致抗蚀剂移除，以分别于凹孔301、302a及302b的上方形成沟槽导线图案411、412a及412b。
请参阅图6，其绘示的是图5中形成在第二光致抗蚀剂层400内的沟槽图案以及形成在介电层内的介层洞上视示意图，而图5即为沿着图6中切线I-I所视的剖面。如图5及图6所示，沟槽导线图案412a的线宽L约等于其下方介层洞152a的直径尺寸，而沟槽导线图案412b的线宽L约等于其下方介层洞152b的直径尺寸。沟槽导线图案411的线宽则明显大于其下方介层洞151的直径尺寸。
上述先前技艺的缺点在于当接下来以第二光致抗蚀剂层400作为蚀刻屏蔽对堆栈介电层120进行导线沟槽的蚀刻工艺时，在凹孔301、302a及302b处所暴露出来的第一介电层121也同时会被横向蚀刻，由于介层洞152a与介层洞152b彼此非常靠近，因此很可能会在后续的铜化学机械研磨之后发现介层洞152a与介层洞152b之间的桥接问题。
发明内容
本发明的主要目的即在提供一种改良的介层洞优先双镶嵌的制造方法，以解决上述先前技艺介层洞与介层洞间的桥接问题。
为达上述目的，本发明优选实施例提供一种介层洞优先双镶嵌的制造方法，其包括以下的步骤提供一半导体基底，其上形成有一介电层，其中该介电层包括一介层洞开孔；于该介层洞开孔内填满一填缝高分子层；回蚀刻该填缝高分子层一预定深度，于该介层洞开孔内形成一高分子插塞，且该高分子插塞的暴露表面低于该介电层的一上表面，藉此形成一凹孔；于该介电层上形成一光致抗蚀剂层，且该光致抗蚀剂层填满该凹孔；进行一光刻工艺，以于该介层洞开孔正上方的该光致抗蚀剂层中形成一沟槽导线图案，其中该沟槽导线图案具有一不与该介层洞开孔重叠的第一区段，且该第一区段的线宽固定为L，以及一线宽呈现渐缩状且与该介层洞开孔重叠的第二区段；以及以该光致抗蚀剂层作为蚀刻屏蔽，经由该沟槽导线图案蚀刻该介电层。
为了进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与说明用，并非用来对本发明加以限制。
图1至图5是现有介层洞优先双镶嵌的制造方法的剖面示意图。
图6绘示的是图5中形成在第二光致抗蚀剂层内的沟槽图案以及形成在介电层内的介层洞上视示意图。
图7至图12绘示的是本发明优选实施例的介层洞优先双镶嵌的制造方法的剖面示意图。
图13绘示的是图11中形成在第二光致抗蚀剂层内的沟槽图案以及已形成在堆栈介电层内的介层洞位置上视示意图。
图14绘示的是用来形成如图13中所示的光致抗蚀剂沟槽图案的光掩模布局示意图。
图15绘示的是图12中完成化学机械研磨工艺后在堆栈介电层中所形成的双镶嵌结构的上视示意图。
简单符号说明100 半导体基底101 底层或元件层
111、112 导电结构 115 保护盖层120 堆栈介电层121 第一介电层 122 蚀刻停止层123 第二介电层 130 氮氧化硅停止层140 第一光致抗蚀剂层 141、142 介层洞开孔151、152a/b 介层洞200 填缝高分子层201、202a/b 高分子插塞301、302a/b 凹孔 400 第二光致抗蚀剂层411、412a/b 沟槽导线图案500 光掩模布局511 透光线条区域 512a/b透光线条区域532a/b 不透光的修正区域 525 不透光区域700 半导体基底701 底层或元件层711、712 导电结构 715 保护盖层720 堆栈介电层721 第一介电层722 蚀刻停止层723 第二介电层730 氮氧化硅停止层740 第一光致抗蚀剂层 741、742 介层洞开孔751、752a/b 介层洞800 填缝高分子层801、802a/b 高分子插塞901、902a/b 凹孔 911、912a/b 介层洞侧壁1000 第二光致抗蚀剂层 1011、1012a/b 沟槽导线图案1200 第一区段 1300 第二区段1401 介层洞插塞1402a/b 介层洞插塞1410 双镶嵌结构1412a/b 双镶嵌结构1600 第一区段 1700 第二区段具体实施方式
请参阅图7至图12，其绘示的是本发明优选实施例的介层洞优先双镶嵌的制造方法的剖面示意图。如图7所示，首先提供一半导体基底700，其上具有导电结构711以及712，例如铜镶嵌导线，形成于底层或元件层701中。底层或元件层701可以是低介电常数层，但不限于此。接着，依序在半导体基底700上沉积形成保护盖层(capping layer)715，其成分通常为氮化硅，覆盖于导电结构711以及712的暴露表面。
同样地，接着在保护盖层715上形成一堆栈介电层720，其通常包括一第一介电层721、一第二介电层723，以及一介于第一介电层721与第二介电层723之间的蚀刻停止层722，第一介电层721与第二介电层723的介电常数通常小于3为佳。举例来说，第一介电层721与第二介电层723可以是FLARETM、SiLKTM、亚芳香基醚类聚合物(poly(arylene ether)polymer)、parylene类化合物、聚酰亚胺(polyimide)类高分子、氟化聚酰亚胺(fluorinatedpolyimide)、HSQ、BCB、氟硅玻璃(FSG)、二氧化硅、多孔硅玻璃(nanoporoussilica)或铁氟龙等等，但不限于上述所列组成。
在图7中，随后在第一介电层721上，会再沉积一氮氧化硅(SiNO)停止层730。接着，于氮氧化硅停止层730上形成第一光致抗蚀剂层(又称为“介层洞光致抗蚀剂”)740，并于第一光致抗蚀剂层740定义出介层洞开孔741及742，其中假设介层洞开孔741为独立(isolated)介层洞图案，亦即其邻近周围并无其它介层洞图案被定义，而介层洞开孔742为密集(dense)介层洞图案。接着，进行一蚀刻工艺，以第一光致抗蚀剂层740为蚀刻屏蔽，经由第一光致抗蚀剂层740中的介层洞开孔741及742依序蚀刻氮氧化硅停止层730、堆栈介电层720，直到保护盖层715，以形成介层洞751、752a及752b，其直径约在0.08-0.2微米之间。
如图8所示，在去除第一光致抗蚀剂层740后，随即于半导体基底700上涂布一填缝高分子层800，并填满介层洞751、752a及752b。填缝高分子层800可以是由I-line光致抗蚀剂所构成，例如含novolak树脂、聚苯乙烯类树脂(poly hydroxystyrene，PHS)、或者丙烯酸脂(acrylate)类等等i-line光致抗蚀剂成分。填缝高分子层800的涂布类似一般光致抗蚀剂涂布工艺，并可加以烘烤硬化。
如图9所示，接着进行一回蚀刻工艺，将填缝高分子层800回蚀刻至一预定深度，如此在介层洞751、752a及752b分别内形成高分子插塞801、802a及802b，并使蚀刻后的填缝高分子层800的表面低于氮氧化硅停止层730，形成凹孔901、902a及902b。凹孔901、902a及902b乃分别由暴露出的部分介层洞751、752a及752b的侧壁911、912a、912b以及相对应的高分子插塞801、802a及802b的上表面所构成。如图10所示，接着于半导体基底700上涂布第二光致抗蚀剂层(又称为“沟槽光致抗蚀剂”)1000，并填满凹孔901、902a及902b。
如图11所示，接着进行一曝光工艺，利用一定义有沟槽导线图案的光掩模(如图14所示)，以预定曝光光源分别于凹孔901、902a及902b的上方曝出沟槽导线图案。随后，利用显影液将所曝的光致抗蚀剂移除，以分别于凹孔901、902a及902b的上方形成沟槽导线图案1011、1012a及1012b。本发明的主要特征在于显影之后，相邻两凹孔902a及902b的部分侧壁912a及912b被第二光致抗蚀剂层1000所遮盖，为了保护相邻两凹孔902a及902b之间的第一介电层721，使其不会在后续的沟槽蚀刻中被侵蚀。
请同时参阅图11以及图13，其中图13绘示的是图11中形成在第二光致抗蚀剂层1000内的沟槽图案以及已形成在堆栈介电层内的介层洞位置上视示意图，而图11即为沿着图13中切线II-II所视的剖面。如图11及图13所示，沟槽导线图案1011的线宽则明显大于其下方介层洞751的直径尺寸。根据本发明的优选实施例，沟槽导线图案1012a或1012b皆又区分为不与下方的介层洞重叠的第一区段1200，其具有约略相等的线宽L，以及线宽呈现渐缩状的第二区段1300，其直接位于介层洞的正上方。
请参阅图14，其绘示的是用来形成如图13中所示的光致抗蚀剂沟槽图案的光掩模布局示意图。光掩模布局500包括不透光区域525、用来在第二光致抗蚀剂层1000中曝出沟槽线条图案1011的透光线条区域511、用来在第二光致抗蚀剂层1000中曝出沟槽线条图案1012a的透光线条区域512a，以及用来在第二光致抗蚀剂层1000中曝出沟槽线条图案1012b的透光线条区域512b。透光线条区域512a的线宽等于介层洞752a的尺寸，而透光线条区域512b的线宽等于介层洞752b的尺寸。介层洞752a与介层洞752b彼此接近，构成小间距的密集介层洞图案。在介层洞752a的正上方区域，刻意以一对不透光的修正区域532a将透光线条区域512a内缩修正，而在介层洞752b的正上方区域以一对不透光的修正区域532b将透光线条区域512b内缩修正。
根据本发明的优选实施例，修正区域532a以及修正区域532b的尺寸大小相等，各修正区域为矩形并以边长l以及边宽w表示，其中各修正区域的边长l需等于或大于介层洞的直径尺寸，而各修正区域的边宽w建议为5％-30％的边长l为最佳。以直径尺寸为0.2微米大小的介层洞为例，各修正区域的尺寸大小可以约为200纳米(最小边长)×10-60纳米(边宽)左右。
如图11至图13所示，利用第二光致抗蚀剂层1000作为蚀刻屏蔽，进行干蚀刻工艺，经由沟槽线条图案1011、1012a及1012b于第一介电层721中蚀刻出导线沟槽结构。接着去除剩余的光致抗蚀剂层并清除在介层洞底部的保护盖层715后，随后在导线沟槽结构以及介层洞内填满金属，然后，进行化学机械研磨工艺，即形成双镶嵌结构1410、1412a及1412b。其中双镶嵌结构1410包括介层洞插塞1401，双镶嵌结构1412a包括介层洞插塞1402a，双镶嵌结构1412b包括介层洞插塞1402b。
请参阅图15，其绘示的是图12中完成化学机械研磨工艺后在堆栈介电层中所形成的双镶嵌结构1410、1412a及1412b的上视示意图。如图15所示，本发明的特征在于双镶嵌结构1412a及1412b同样可被区分为不与下方的介层洞重叠的第一区段1600，其具有约略相等的线宽L，以及线宽呈现不规则凹入状的第二区段1700，其直接位于介层洞的正上方。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种介层洞优先双镶嵌的制造方法，包括提供一半导体基底，其上形成有一介电层，其中该介电层包括一介层洞开孔；于该介层洞开孔内填满一填缝高分子层；回蚀刻该填缝高分子层一预定深度，于该介层洞开孔内形成一高分子插塞，且该高分子插塞的暴露表面低于该介电层的一上表面，藉此形成一凹孔；于该介电层上形成一光致抗蚀剂层，且该光致抗蚀剂层填满该凹孔；进行一光刻工艺，以于该介层洞开孔正上方的该光致抗蚀剂层中形成一沟槽导线图案，其中该沟槽导线图案具有一不与该介层洞开孔重叠的第一区段，且该第一区段的线宽固定为L，以及一线宽呈现渐缩状且与该介层洞开孔重叠的第二区段；以及以该光致抗蚀剂层作为蚀刻屏蔽，经由该沟槽导线图案蚀刻该介电层。
2.如权利要求1所述的介层洞优先双镶嵌的制造方法，其中该介电层包括一下层介电层、一上层介电层以及一介于该下层介电层以及该上层介电层之间的蚀刻停止层。
3.如权利要求1所述的介层洞优先双镶嵌的制造方法，其中该填缝高分子层包括I-line光致抗蚀剂。
4.如权利要求1所述的介层洞优先双镶嵌的制造方法，其中当以该光致抗蚀剂层作为蚀刻屏蔽，经由该沟槽导线图案蚀刻该介电层时，该凹孔的一侧壁部分被该光致抗蚀剂层遮盖住。
5.如权利要求1所述的介层洞优先双镶嵌的制造方法，其中该介电层具有一小于3的介电常数。
6.如权利要求1所述的介层洞优先双镶嵌的制造方法，其中在该介电层上另形成有一盖层。
7.如权利要求6所述的介层洞优先双镶嵌的制造方法，其中该盖层包括氮氧化硅。
8.一种介层洞优先双镶嵌的制造方法，包括提供一半导体基底，其上形成有一介电层，其中该介电层包括一第一介层洞开孔以及与该第一介层洞开孔互相接近的一第二介层洞开口；于第一与第二该介层洞开孔内填满一填缝高分子层；回蚀刻该填缝高分子层一预定深度，分别于该第一介层洞开孔内形成一第一高分子插塞，于该第二介层洞开孔内形成一第二高分子插塞，且该第一与第二高分子插塞的暴露表面低于该介电层的一上表面，藉此形成一第一凹孔与一第二凹孔；于该介电层上形成一光致抗蚀剂层，且该光致抗蚀剂层填满该第一凹孔与该第二凹孔；进行一光刻工艺，以于该第一介层洞开孔正上方的该光致抗蚀剂层中形成一第一沟槽导线图案，并于该第二介层洞开孔正上方的该光致抗蚀剂层中形成一第二沟槽导线图案，其中该第一沟槽导线图案具有一不与该第一介层洞开孔重叠的第一区段，且该第一区段的线宽固定为L，以及一线宽呈现渐缩状且与该第一介层洞开孔重叠的第二区段；以及以该光致抗蚀剂层作为蚀刻屏蔽，经由该第一与第二沟槽导线图案蚀刻该介电层。
9.如权利要求8所述的介层洞优先双镶嵌的制造方法，其中该介电层包括一下层介电层、一上层介电层以及一介于该下层介电层以及该上层介电层之间的蚀刻停止层。
10.如权利要求8所述的介层洞优先双镶嵌的制造方法，其中该介电层具有一小于3的介电常数。
11.如权利要求8所述的介层洞优先双镶嵌的制造方法，其中在该介电层上还形成有一盖层。
12.如权利要求11所述的介层洞优先双镶嵌的制造方法，其中该盖层包括氮氧化硅。
13.如权利要求8所述的介层洞优先双镶嵌的制造方法，其中该填缝高分子层包括I-line光致抗蚀剂。
14.如权利要求8所述的介层洞优先双镶嵌的制造方法，其中该线宽L约等于该第一介层洞开口的直径。
全文摘要
一种介层洞优先双镶嵌的制造方法，先提供半导体基底，其上形成有介电层，其包括介层洞开孔；于介层洞开孔内填满一填缝高分子层；回蚀刻该填缝高分子层一预定深度，于该介层洞开孔内形成一高分子插塞，且该高分子插塞的暴露表面低于该介电层的一上表面，藉此形成一凹孔；于该介电层上形成一光致抗蚀剂层，且该光致抗蚀剂层填满该凹孔；进行一光刻工艺，以于该介层洞开孔正上方的该光致抗蚀剂层中形成一沟槽导线图案，其中该沟槽导线图案具有一不与该介层洞开孔重叠的第一区段，且该第一区段的线宽固定，以及一线宽呈现渐缩状且与该介层洞开孔重叠的第二区段；再以该光致抗蚀剂层作为蚀刻屏蔽，经由该沟槽导线图案蚀刻该介电层。
文档编号H01L21/70GK1897244SQ200510083339
公开日2007年1月17日 申请日期2005年7月12日 优先权日2005年7月12日
发明者周文湛, 马宏, 张光晔 申请人:联华电子股份有限公司