专利名称：通过形成具有不同改质的本身应力的蚀刻阻碍层以于不同沟道区域中产生不同机械应力 ...的制作方法
技术领域：
一般而言，本发明有关集成电路的形成，尤有关具有以指定的内在应力来改善电荷载子迁移性的沟道区的场效晶体管的形成。
背景技术：
集成电路的制造需要根据指定的电路布局而在一特定的芯片面积上形成大量的电路元件。一般而言，目前实施了多种的工艺技术，其中对于诸如微处理器及储存芯片等复杂的电路而言，CMOS技术在目前是最有前途的方法，这是由于其在工作速度及(或)电力消耗上都有较佳的特性。在使用CMOS技术制造复杂的集成电路期间，在包含结晶半导体层的衬底上形成数百万个互补的晶体管，亦即，N沟道晶体管及P沟道晶体管。MOS晶体管(不论所考虑的是N沟道晶体管或P沟道晶体管)包含所谓的PN接面，而是由高浓度掺杂的漏极及源极区与被配置在该漏极区与该源极区之间的一电性相反的掺杂沟道区之间的接口形成PN接面。该沟道区的导电系数(亦即，导电沟道的驱动电流能力)受到在该沟道区之上形成的且被薄绝缘层隔离的栅电极的控制。在形成导电沟道之后因将适当的控制电压施加到栅电极而产生的该沟道区之导电系数取决于掺杂质浓度、多数电荷载子的迁移性，且对于该沟道区沿着晶体管宽度方向的特定延伸区而言，又取决于也被称为沟道长度的源极与漏极区间的距离。因此，配合在将该控制电压施加到栅电极时在该绝缘层之下迅速地产生导电沟道的能力，该沟道区的导电系数基本确定了MOS晶体管的效能。因此，沟道长度的减小以及与该沟道长度减小相关联的沟道电阻系数的减小使该沟道长度成为实现集成电路工作速度增加的首要设计准则。
然而，晶体管尺寸的微缩遭遇到与该微缩相关联的多个问题，因而必须解决该多个问题，以便不会不当地抵消了因稳定地减小MOS晶体管的沟道长度而获致的优势。在这方面的一个主要问题是为新装置世代开发出增强型微影及蚀刻策略，以便可靠地且可重复地制作诸如晶体管的栅电极等的具有关键尺寸的电路元件。此外，在漏极及源极区中需要有沿着垂直方向及横向方向的极为精密的掺杂质分布(dopant profile)，以便提供低薄片及接触电阻系数、以及所需的沟道控制性。此外，PN接面对栅极绝缘层的垂直方向也代表了在漏电流控制上的一极重要的设计准则。因此，减少沟道长度时，也需要减少漏极及源极区至栅极绝缘层及沟道区形成的接口的深度，因而需要精密的植入技术。根据其它的方法，是在与栅电极之间有指定偏离的情形下形成被称为凸起漏极及源极区之磊晶生长区，以便提供具有较大导电系数的凸起漏极及源极区，且同时维持对栅极绝缘层的浅PN接面。
不论所用的技术方法为何，必须以精密的间隔物技术来产生极复杂的掺杂质分布，并在以自行对准方式(self-aligned)形成栅电极以及漏极及源极区中之金属硅化物时将该间隔物用来作为掩模(mask)。因为关键尺寸(critical dimensions，亦即，晶体管的栅极长度)的持续尺寸微缩需要进行调整，且可能需要新开发出与前文所述工艺步骤有关的工艺技术，所以已有人提出也在一特定的沟道长度下增加沟道区中的电荷载子迁移性。原则上，可联合地或各别地将至少两种机制用来增加沟道区中的电荷载子迁移性。在第一种机制中，可减少沟道区内的掺杂质浓度，因而减少电荷载子的散射事件，并因而增加导电系数。然而，减少沟道区中的掺杂质浓度时，将严重地影响到晶体管装置的临界电压(threshold voltage)，因而除非开发出可调整所需临界电压的其它机制，否则将使得掺杂质浓度的减少成为一种较无吸引力的方法。在第二种机制中，可诸如以产生抗拉应力或压缩应力(tensile orcompressive stress)之方式修改沟道区中的晶格结构，因而分别为电子及电洞形成修改过的迁移性。例如，在沟道区中产生抗拉应力时，将增加电子的迁移性，其中根据该抗拉应力的量，可得到多达20％的迁移性增加，而该迁移性的增加又可转换为一对应的导电系数增加。另一方面，沟道区中的压缩应力可增加电洞的迁移性，因而提供了增强P型晶体管效能的潜力。因此，已有人建议在沟道区中或沟道区之下加入诸如硅/锗层或硅/碳层，以便产生抗拉应力或压缩应力。虽然在沟道区中或沟道区之下加入应力产生层时，可大幅增强晶体管的效能，但是必须耗用相当大的努力将对应的应力层的形成放入传统的且业经认可的CMOS技术中。例如，必须开发出且在流程中实施额外的磊晶生长技术，以便在沟道区中或沟道区之下的适当位置上形成含锗或碳的应力层。因此，大幅增加了工艺的复杂性，因而也提高了生产成本以及生产良率降低的可能性。
此外，诸如间隔元件等其它的组成部分以可靠且受控制的方式诱发出应力是困难的，这是因为必须针对被极度微缩的装置而特别在植入工艺及金属硅化工艺中彻底调整间隔物形成程序，因而只对工艺变化提供了很小的弹性，以便也涵盖与应力特性有关的任何要求。
有鉴于前文所述的状况，目前需要有一种可在不需要复杂且昂贵的磊晶生长技术或改变诸如间隔物形成等关键性制造步骤的情形下于晶体管结构中产生所需应力状况的替代性技术。
发明内容
下文中提供了本发明的一简化摘要，以提供对本发明的某些观点的基本了解。该摘要并不是本发明的彻底的的概述。其目的并不是识别本发明的关键性或紧要的元件，也不是描述本发明的范围。其主要目的只是以简化的形式提供某些观念，作为将于后文中提供的更详细的说明的前言。
一般而言，本发明有关一种技术，该技术可通过修改在完成用来在层间介电质材料(dielectric material)中形成栅极、漏极、及源极端的接点开孔的基本晶体管结构之后形成的一接点蚀刻终止层之应力特性，而在不同晶体管元件的沟道区内产生所需的应力状况。如此项技术中所习知的，在微缩晶体管元件的特征尺寸时，对晶体管元件中诱发的机械应力的可靠且精确的控制变得愈来愈重要，以便应付有缺陷的结核(nucleation)、坑洞(void)形成、以及电气特性的修改等的效应，其中尤其可正面性地将应力诱发的对电气特性的修改用来增强装置效能。可考虑侧壁间隔物及接点蚀刻终止层的影响，而实现对沟道区中机械应力的有效控制(亦即，有效的应力工程)，这是因为这些层被直接置于晶体管结构之上。根据本发明，可修改接点蚀刻终止层的内在应力特性，以便将不同的应力状况提供给不同的晶体管元件，同时保持与传统且已为大家接受的工艺技术之高度兼容性，而实现有效的应力工程。
根据本发明的一实施例，本发明的方法包含下列步骤在第一晶体管元件及第二晶体管元件之上形成一介电质层(dielectric layer)，其中该介电质层具有第一指定内在机械应力。此外，在该第一及第二晶体管元件之上形成一掩模层(mask layer)，以露出在该第一晶体管元件之上形成的该介电质层的第一部分，并覆盖在该第二晶体管元件之上形成的该介电质层的第二部分。最后，利用对该第一部分的离子轰击(ionbombardment)，而将该第一部分中的该第一内在应力修改为被修改的内在应力。
根据本发明的另一实施例，本发明的方法包含下列步骤在第一晶体管元件及一第二晶体管元件之上形成第一介电质层，其中该第一介电质层具有第一指定内在机械应力(intrinsic mechanical stress)。此外，选择性地去除在该第一晶体管元件之上形成的该第一介电质层的第一部分。此外，在该第一晶体管元件以及在该第二晶体管元件之上形成的该第一介电质层的第二部分之上形成第二介电质层，其中该第二介电质层具有与该第一内在应力不同的第二内在应力。最后，选择性地去除在该第一介电质层的该第二部分之上形成的该第二介电质层的第二部分。
根据本发明的又一实施例，半导体装置包含第一晶体管元件，该第一晶体管元件具有第一沟道区、以及包封该第一晶体管元件的第一介电质层，其中该第一介电质层在该第一沟道区中诱发第一应力。此外，该半导体装置包含第二晶体管元件，该第二晶体管元件具有第二沟道区以及第二介电质层，其中该第二介电质层包封该第二晶体管元件并在该第二沟道区中诱发第二应力，而该第二应力不同于该第一应力。
若参照前文中之说明，并配合各附图，将可了解本发明，在这些附图中，相同的代号将识别类似的元件，而这些附图有
图1a至1g示出其中包含两个晶体管元件的半导体装置在各制造阶段的横断面图，其中是根据本发明的实施例利用以非活性离子进行的一处理来修改一接点蚀刻终止层的内在机械应力；图2a至2j示出其中包含两个不同晶体管元件的半导体装置的横断面图，其中是根据本发明的进一步实施例利用以非活性离子进行的处理来修改该接点蚀刻终止层的内在应力；以及图3a至3g示出其中包含设有对应地设计的接点蚀刻终止层的两种不同晶体管类型的半导体装置的横断面图，其中是根据本发明的进一步实施例利用干式蚀刻技术选择性地去除该接点蚀刻终止层的一部分。
虽然本发明易于作出各种修改及替代形式，但是该等图式中是以举例方式示出本发明的一些特定实施例，且已在本本说明书中说明了这些特定实施例。然而，我们当了解，本说明书对这些特定实施例的说明的用意并非将本发明限制在所揭示的该等特定形式，相反地，本发明将涵盖最后的权利要求书所界定的在本发明的精神及范围内的所有修改、等效物、及替代。
具体实施例方式
下文中将说明本发明的实施例。为了顾及说明的清晰，本说明书中将不说明真实实施例的所有特征。当然，我们当了解，于开发任何此类真实的实施例时，必须作出许多与实施例相关的决定，以便达到开发者的特定目标，例如符合与系统相关的及与业务相关的限制条件，而这些限制条件将随着不同的实施例而变。此外，我们当了解，此种开发工作可能是复杂且耗时的，但对已从本发明的揭示事项获益的拥有此项技术的一般知识者而言，仍然将是一种例行的工作。
现在将参照各附图而说明本发明。只为了解说之用，而在该等图式中以示意图的方式示出各种结构、系统、及装置，以便不会以熟习此项技术者习知的细节模糊了本发明。然而，该等附图被加入，以便描述并解说本发明的各例子。应将本说明书所用的字及词汇了解及诠释为具有与熟习相关技术者对这些字及词汇所了解的一致的意义。不会因持续地在本说明书中使用一术语或词汇，即意味着该术语或词汇有特殊的定义(亦即与熟习此项技术者所了解的一般及惯常的定义不同的定义)。如果想要使术语或词汇有特殊的意义(亦即与熟习此项技术者所了解的意义不同的意义)，则会将在本说明书中以一种直接且毫不含糊地提供该术语或词汇的特殊定义之下定义的方式明确地述及该特殊的定义。
本发明基于下列观念可修改与晶体管结构接触的或者至少位于晶体管结构附近的一介电质层的内在应力，而有效率地实现不同晶体管类型的沟道区中的有效的应力工程。可调整工艺参数及(或)利用非活性离子进行处理，而实现对介电质层的内在应力的修改。因为位于晶体管结构之上而亦可(至少部分地)被用来作为一接点蚀刻终止层的介电质层覆盖了该晶体管结构的一大面积，所以该晶体管结构的机械耦合可在沟道区内进行有效的应力工程，而无须在晶体管形成期间进行大规模的修改。此外，本发明可在不同的晶粒位置上或甚至可在衬底内的不同晶粒上修改或形成具有不同应力特性的对应的介电质层。因此，在“局部尺度”上，本发明可在被配置在邻近处的各晶体管元件(例如，一CMOS装置的互补晶体管对)上形成不同的应力诱发介电质层，因而提供了增强更复杂的CMOS装置(例如，中央处理单元(CPU)及内存芯片等的CMOS装置)的整体效能之潜力。因此，对于特定的晶体管几何形状而言，亦即，对于特定的技术节点而言，可在相同的漏电流位准下获致较高的工作速度，或者在特定的工作速度下，可减少漏电流并因而减少电力消耗。在较整体的尺度下，可选择性地调整不同晶圆上的或不同晶圆位置上的应力程度，而减少或补偿造成位于晶圆的不同位置上的装置的电气特性偏差或造成在不同晶圆上形成的装置的电气特性偏差的工艺不一致性，其中该应力调整发生在晶体管的层级，亦即，发生在所涉及的晶体管装置之沟道区中，因而使该应力工程极为有效率。
如前文所述，应力引起的问题变得与特征尺寸的持续微缩之间更有相关性，因而本发明在与极度微缩的半导体装置结合时将尤其有利，因而在不会因应力引起的问题而大幅耗损效能的情形下，提供了施行进一步的装置微缩的展望。
请参阅各图式，现在将更详细地说明本发明的各实施例。图1a表示一个半导体装置(150)的一横断面图，该半导体装置(150)包含第一晶体管元件(100n)及第二晶体管元件(100p)。第一晶体管元件(100n)、(100p)可代表不同类型的晶体管元件，例如，N沟道晶体管及P沟道晶体管、位于不同的晶粒位置或衬底位置的相同或不同类型的晶体管，且在特定实施例中，晶体管(100n)可代表N沟道晶体管，且第二晶体管(100p)可代表P沟道晶体管，且这两个晶体管被配置而形成互补的晶体管对。虽然晶体管(100n)及(100p)可能在尺寸、导电性类型、位置、及功能等的方面上互不相同，但是为了方便，所示的该等晶体管具有大致相同的组态，因而以相同的代号表示晶体管(100n)及(100p)的各对应组成部分。请注意，虽然本发明尤其有利于并未设有诸如在各别沟道区中或之下形成的额外磊晶层等任何应力诱发组成部分的晶体管元件，但是亦可将本发明与此种额外的应力产生技术集合。我们亦当了解，在下文中对本发明的进一步实施例的说明中，将参照以并未设有任何凸起漏极及源极区的绝缘层上覆硅(Silicon On Insulator；简称SOI)装置的形式提供的晶体管元件。如将于说明的过程中可了解的，亦可将本发明应用于在整体(bulk)半导体衬底上形成的晶体管元件，且亦可易于将本发明应用于采用凸起漏极及源极区的晶体管设计。
半导体装置(150)包含一衬底(101)，该衬底(101)具有在其上形成的诸如埋入二氧化硅层及氮化硅层等的绝缘层(102)、以及接续的结晶半导体层(103)，该结晶半导体层(103)在下文的说明中将被称为“硅层”，这是因为其中包括复杂逻辑电路的绝大多数的集成电路都是以硅为基础。然而，我们当了解，可由符合设计要求的任何适当的半导体材料构成半导体层(103)。可以诸如形式为浅沟槽隔离层的一隔离结构(120)将第一及第二晶体管(100n)、(100p)相互隔离。第一晶体管(100n)进一步包含栅电极结构(105)，该栅电极结构(105)包含诸如多晶硅部分等的一半导体部分(106)、以及诸如以金属硅化物的形式提供的含金属部分(108)。栅电极结构(105)进一步包含栅极绝缘层(107)，该栅极绝缘层(107)将栅电极结构(105)与沟道区(104)隔离，且又横向地隔离已在金属硅化物区(112)中形成的经过适当掺杂的源极及漏极区(111)。在邻接栅电极结构(105)的侧壁之处形成间隔元件(110)(spacer element)，且也在源极及漏极区(111)与间隔元件(110)之间形成的衬垫层(109)(liner)将间隔元件(110)(spacer element)与栅电极结构(105)隔离。在某些情形中，可省略掉衬垫层(109)。
第二晶体管(100p)可具有大致相同的结构及大致相同的组成部分，其中当第一及第二晶体管(100n)、(100p)代表不同导电性类型的晶体管元件时，沟道区(104)以及源极及漏极区(111)可包含与晶体管(100n)的该等各别区域不同的掺杂质。
图1a所示的用来形成半导体装置(150)的典型流程可包含下列的程序。当半导体装置(150)代表SOI装置时，可以先进的晶圆接合技术形成衬底(101)、绝缘层(102)、及半导体层(103)，或者可不设绝缘层(102)而以整体(bulk)半导体衬底的方式提供衬底(101)，其中半导体层(103)可代表该衬底的上方部分，或者可以磊晶生长技术形成半导体层(103)。然后，根据已为大家接受的工艺技术而以氧化方式沉积及(或)形成栅极绝缘层(107)，然后利用低压化学气相沉积(Low Pressure Chemical Vapor Deposition；简称LPCVD)工艺沈积诸如多晶硅等的栅电极材料。然后，可根据已为大家接受的工艺配方而以精密的微影及蚀刻技术在该栅电极材料与门极绝缘层(107)中产生图样。然后，可执行植入周期以及用来形成间隔元件(110)的工艺，其中当源极及漏极区(111)需要有精密的横向分布的掺杂质浓度时，可以中间植入工艺将间隔元件(110)形成为两个或更多个不同的间隔元件。例如，可能需要有较小穿透深度的延伸区。在用来活化并部分修正植入引发的晶体损坏之任何次数的退火周期之后，通过沉积耐火金属，并以下方的硅激活化学反应，而形成金属硅化物区(108)及(112)，其中是将间隔元件(110)用来作为反应掩模(reaction mask)，用以防止或减少在栅电极结构(105)与源极及漏极区(111)之间形成金属化合物。
图1b示出具有在晶体管元件(100n)及(100p)之上形成的第一介电质层(116)之半导体装置(150)。通常是在一层间介电质材料(图1b中并未示出)中嵌入晶体管元件(100n)及(100p)，且将在该层间介电质材料之上形成金属层，以便建立个别电路元件之间的电性连接。必须利用各向异性蚀刻工艺在该层间介电质材料中产生图样，以便将接点提供给栅电极结构(105)以及源极及漏极区(111)。因为必须将该各向异性蚀刻工艺执行到不同的深度，所以通常提供一可靠的蚀刻终止层，以便在蚀刻前锋已到达栅电极结构(105)且仍然继续接近源极及漏极区(111)时，防止栅电极结构(105)上的材料被去除。因此，在特定实施例中，将第一介电质层(116)设计成(至少部分地)被用来作为接点的蚀刻终止层，因而亦可将第一介电质层(116)称为一接点蚀刻终止层。经常是由二氧化硅构成该层间介电质材料，且因而第一介电质层(116)可包含氮化硅，这是因为氮化硅在用来蚀刻二氧化硅的已为大家接受的各向异性蚀刻工艺配方中呈现良好的蚀刻选择性。尤其可根据已为大家接受的沈积配方而沉积氮化硅，其中可调整沉积参数，以便提供指定的内在机械应力，且同时仍然保持对二氧化硅的所需高蚀刻选择性。通常是以电浆增强式化学气相沉积(Plasma Enhanced Chemical Vapor Deposition；简称PECVD)工艺来沉积氮化硅，其中可改变诸如被供应到电浆气的偏压功率等的电浆气的参数，以便调整所沉积的氮化硅层中产生的机械应力。例如，可针对氮化硅层而在PECVD沉积工具中，根据以硅甲烷(SiH4)及氨(NH3)、一氧化二氮(N2O)、或氮气(N2)为基础的已为大家接受的工艺配方，而执行该沉积。可由沉积状况决定该氮化硅层中的应力，其中例如，可以根据已为大家接受的沈积配方的一适度高的偏压功率，而在氮化硅中得到大约150MPa的压缩应力，而在其它的实施例中，可得到大约0至100MPa的抗拉应力。一般而言，在沉积期间于氮化硅中产生的应力取决于气体混合物、沉积速率、温度、及离子轰击。根据习知的配方，可诸如在以PECVD工艺对该层进行沉积期间改变用来决定电浆气的些工艺参数中之任何工艺参数，而调整该层中对应的抗拉应力或压缩应力之量。尤其可改变被供应到电浆气的偏压能量，而调整沉积工艺期间的离子轰击程度，因而在氮化硅层中产生抗拉应力或压缩应力。为了产生所需的离子轰击，通常将双频率CVD反应器用来调整一所需的偏压功率量。例如，如果低频供应被大幅减少或关闭，则产生具有一抗拉应力的氮化硅层。另一方面，适度高的偏压功率将在氮化硅层中产生压缩应力。可以可产生适当的电浆气的任何沉积工具来执行一对应的沉积工艺。
例如，可将第一介电质层(116)沉积为具有指定压缩应力的氮化硅层。请注意，亦可易于根据测试衬底而制定用来沉积具有一所需的压缩应力或抗拉应力量的氮化硅的对应工艺配方，其中改变一项或多项工艺参数，并量测氮化硅层的应力特性，且使该等应力特性与各别的工艺参数相关。在下文的说明中，假设第一介电质层(116)包含压缩应力，而在其它的实施例中，可在抗拉应力下形成第一介电质层(116)。
图1c示出具有在其上形成的抗蚀剂掩模层(140)的半导体装置(150)，其中抗蚀剂掩模层(140)露出第一晶体管元件(100n)且覆盖第二晶体管元件(100p)。可根据形成P及N型晶体管时也需要用到的微影掩模层，而形成抗蚀剂掩模层(140)，因而可易于将抗蚀剂掩模层(140)的形成包含在传统的流程中。此外，当以离子植入序列的方式执行处理(160)时，是以其中包括诸如氙或锗等的非活性离子使半导体装置(150)接受该处理(160)。由于离子轰击，所以修改了第一介电质层(116)的第一部分(116n)的分子结构，而大幅减少了层(116)的第一部分(116n)内的内在应力。可根据第一介电质层(116)的层厚度及所用离子材料的类型，而选择以离子植入工艺的方式执行的处理(160)的工艺参数。例如，在大约50至100奈米的层厚度以及前文指定的离子材料类型下，可在大约10至100keV(千电子伏特)的植入能量下使用大约1015至1016离子/平方厘米的剂量。然而，可易于以仿真来决定相关的参数值。在其它的实施例中，可根据在较小的加速能量下呈现较大的穿透深度的氩及等的惰性气体，而在电浆气中执行处理(160)，因而也使在一电浆气中产生的离子能量适于减轻第一部分(116n)中的内在应力。可在任何适当的电浆蚀刻或电浆沉积工具中产生适当的电浆气。
图1d示出在完成离子轰击(160)之后具有设于第一晶体管(100n)之上的应力减小或大致无应力之部分(116n)(视设计要求而定)且具有仍然有开始沉积的介电质层(116)的压缩应力的一部分(116p)的半导体装置(150)。在某些实施例中，可将第一部分(116n)的较小内在应力或大幅减小的压缩应力视为适于实现对第一晶体管(100n)的沟道区(104)的电气特性之所需修改，而该修改是为了实现第一及第二晶体管(100n)、(100p)的大致对称特性，且可沈积诸如二氧化硅等的层间介电质材料，并将第一及第二部分(116n)、(116p)用来作为蚀刻终止层而形成对应的接点开孔。
图1e示出在需要对第一晶体管(100n)的沟道区(104)中的应力特性进行更明显的修改时根据进一步实施例的半导体装置(150)。如前文所述，如果晶体管(100n)将要代表N型晶体管，则沟道区(104)内的抗拉应力可提供电子的增强迁移性。因此，可在第一及第二晶体管(100n)、(100p)之上形成具有第一晶体管(100n)所需的内在应力的第二介电质层(117)。例如，可沉积介电质层(117)，以便呈现具有一指定量的一内在抗拉应力。在某些实施例中，可选择第二部分(116p)中的压缩应力，以便显着地过度补偿第二介电质层(117)所诱发的抗拉应力，而实现第二晶体管(100p)的沟道区(104)内的所需总应力，例如，压缩应力状况。在其它的实施例中，可将介电质层(117)的抗拉应力对第二部分(116p)的压缩应力的部分补偿视为不适当的，因而可诸如以类似于处理(160)的一处理来修改介电质层(117)在第二晶体管(100p)之上产生的内在应力，或者在其它的实施例中，可去除介电质层(117)中在第二晶体管(100p)之上的部分。
图1f示出具有在上面形成有抗蚀剂掩模层(170)的半导体装置(150)，而该抗蚀剂掩模层(170)覆盖第一晶体管(100n)且露出第二晶体管(100p)。此外，第二晶体管(100p)接受电浆蚀刻工艺(180)，以便去除介电质层(117)的露出部分。在某些实施例中，介电质层(117)可包含在第一介电质层(116)上形成的薄衬垫层(图中未示出)，用以在电浆蚀刻工艺(180)的蚀刻前锋适当地到达层(116)的第二部分(116p)时提供表示蚀刻已到达终点，或者可将该衬垫层用来作为一蚀刻终止层。
图1g示出在去除层(117)的露出部分且去除抗蚀剂掩模层(170)之后的半导体装置(150)。因此，第二介电质层(117)基本确定了第一晶体管(100n)的沟道区(104)中产生的应力，而第二部分(116p)基本确定了第二晶体管(100p)的沟道区(104)中的应力。我们当了解，可根据设计要求而选择第一介电质层(116)及第二介电质层(117)中之内在应力的类型及量，且不一定要按照前文所述的方式来选择该等类型及量。
在又一实施例中，可以类似于图1c所示的离子轰击(160)的一离子轰击取代图1f所示的电浆蚀刻工艺(180)，以便在无须去除介电质层(117)的露出部分的情形下减少或松弛该露出部分中的应力。通过适当地选择植入参数或一电浆气的参数，可适当地控制应力松弛的程度，以便实现第二晶体管(100p)的沟道区(104)中的所需总诱发应力。在此种方式下，可得到在第一及第二晶体管元件(100n)、(100p)之上的层(116)及(117)的大致相等的层厚度，因而在后续的接点开孔蚀刻期间提供了大致相同的蚀刻状况。
此外，在前文所述之实施例中，有利之处为在N型晶体管中产生了抗拉应力且在P型晶体管中产生了压缩应力。然而，亦可产生任何其它的应力组合。尤其可在两个以上的不同衬底部分上得到两个以上的不同应力等级。例如，可在具有不同参数的数个步骤中执行离子轰击(160)，其中是以不同的抗蚀剂掩模层(140)执行每一步骤。同样地，电浆蚀刻工艺(180)可以不完全去除各别的介电质层(117)，且亦可在使用不同抗蚀剂掩模层(170)的数个步骤中执行电浆蚀刻工艺(180)。
请参阅图2a至2i，现在将说明进一步的实施例。在图2a中，半导体装置(250)包含第一晶体管元件(200n)及一第二晶体管元件(200p)。第一及第二晶体管(200n)、(200p)的结构可以与前文中参照图1a所述的相同，因而除了在代号的首位数字中以“2”取代“1”之外，将使用相同的代号。因此，将省略这些组成部分的详细说明。
图2b示出具有在其上形成的第一介电质层(216)的半导体装置(250)，而该第一介电质层(216)可包含第一衬垫层(216a)、应力诱发层(216b)、以及第二衬垫层(216c)。在一实施例中，可由二氧化硅构成衬垫层(216a)及(216c)，而可由氮化硅构成应力诱发层(216b)。二氧化硅的沈积配方是此项技术中习知的，且可易于将这些沈积配方用来形成衬垫层(216a)及(216c)。有关应力诱发层(216b)的形成，适用前文中参照图1b中的介电质层(116)所述的相同准则。为了方便，可假定应力诱发层(216b)包含压缩应力，该压缩应力可被转移到第二晶体管元件(200p)，而第一晶体管(200n)将接收一抗拉应力。然而，在其它的实施例中，应力诱发层(216b)可具有抗拉应力。
图2c示出具有在其上形成的抗蚀剂掩模层(240)的半导体装置(250)，该抗蚀剂掩模层(240)覆盖第二晶体管(200p)且露出第一晶体管(200n)。此外，半导体装置(250)接受湿式化学蚀刻工艺(260)，以便去除衬垫层(216c)的露出部分。在特定实施例中，该湿式化学蚀刻工艺是基于稀释的氢氟酸(HF)，该氢氟酸侵蚀衬垫层(216c)的二氧化硅，但对抗蚀剂掩模层(240)只有消许多的蚀刻速率。以氢氟酸选择性地去除二氧化硅的对应蚀刻配方是此项技术中习知的。
图2d示出在去除衬垫层(216c)的露出部分且去除抗蚀剂掩模层(240)之后的半导体装置(250)。因此，衬垫层(216c)仍然覆盖第二晶体管元件(200p)，而第一晶体管(200n)之上露出了应力诱发层(216b)。
在图2e中，半导体装置(250)接受另一湿式化学蚀刻工艺(261)，该湿式化学蚀刻工艺(261)被设计成选择性地去除应力诱发层(216b)但大致不会侵蚀衬垫层(216a)及(216c)。在一实施例中，可由氮化硅构成应力诱发层(216b)，因而蚀刻化学剂可以热磷酸(H3PO4)为基础，该蚀刻化学剂对二氧化硅呈现优异的蚀刻选择性。因此，除了少数的下蚀刻区(图中未示出)之外，保留了第二晶体管元件(200p)之上的应力诱发层(216b)，而大致完全去除了第一晶体管元件(200n)之上的应力诱发层(216b)。
图2f示出具有在其上形成的另一抗蚀剂掩模层(241)的半导体装置(250)，而该抗蚀剂掩模层(241)覆盖第一晶体管元件(200n)，但露出了第二晶体管元件(200p)。此外，半导体装置(250)接受另一湿式化学蚀刻工艺(262)，以便去除第二晶体管元件(200p)之上的露出的衬垫层(216c)。如果是由二氧化硅构成衬垫层(216c)，则工艺(262)可与蚀刻工艺(260)类似，以氢氟酸为基础，而第一晶体管(200n)上的衬垫层(216a)则受到抗蚀剂掩模层(241)的保护。
图2g示出在完成湿式化学蚀刻工艺(262)且去除了抗蚀剂掩模层(241)之后的半导体装置(250)。因此，第二晶体管(200p)具有在其上形成的露出之应力诱发层(216b)，而第一晶体管(200n)则仍然被衬垫层(216a)所覆盖。然后，可沉积具有与应力诱发层(216b)的内在应力不同的一内在应力的另一介电质层。
图2h示出具有在第一及第二晶体管元件(200n)、(200p)之上形成的具有诸如抗拉应力等的指定内在应力的一第二介电质层(217)的半导体装置(250)。关于任何沈积配方、诸如层厚度等的层特性、及材料成分等方面，都适用前文中参照层(116)、(117)、及(21b)所述的相同准则。在一实施例中，可由具有适于在后续的工艺中被用来作为接点蚀刻终止层的层厚度的氮化硅构成第二介电质层(217)。
图2i示出具有在其上形成的另一抗蚀剂掩模层(242)的半导体装置(250)，该抗蚀剂掩模层(242)覆盖了第一晶体管元件(200n)，但露出了第二晶体管元件(200p)。因为应力诱发层(216b)及介电质层(217)目前(至少部分地)决定了第二晶体管元件(200p)的沟道区(204)中诱发的应力，所以根据一实施例，第二晶体管(200p)可接受用来松弛或减少介电质层(217)中的内在应力的处理(263)。为了达到此目的，可执行利用基于诸如氙及锗等离子的离子植入而以非活性离子进行的处理，或者可采用基于氩及氦等气体之电浆处理。可根据第二晶体管(200p)的沟道区(204)中的所需总应力，并以符合诸如层厚度及材料成分等介电质层(217)的特性的方式，而选择处理(263)的工艺参数。可易于根据诸如产品试产及仿真等方式而制定对应的工艺配方及工艺参数。如前文中参照离子轰击(160)及电浆蚀刻(180)所述的，在处理(263)期间，可执行具有不同抗蚀剂掩模层(242)及具有不同工艺参数的两个或更多个步骤，而控制应力松弛的程度以及应力松弛的位置。
在其它的实施例中，可以电浆蚀刻工艺去除介电质层(217)的露出部分，而避免介电质层(217)对第二晶体管元件(200p)的沟道区(204)中诱发的应力之影响，其中有利之处在于衬垫层(216c)并未被去除(请参阅图2f)，因而衬垫层(216c)在该电浆蚀刻工艺期间可被用来作为有效率的蚀刻终止层或蚀刻指示层，以便可靠地控制介电质层(217)的露出部分的去除。因此，在该电浆蚀刻工艺以及介电质层(217)的露出部分的对应去除之后，应力诱发层(216b)基本确定了第二晶体管(200p)的沟道区(204)中的应力，而其余的介电质层(217)则大致产生了第一晶体管元件(200n)中的应力。
仍请参阅图2i，在完成处理(263)之后，大致松弛了介电质层(217)的露出部分，或者大幅减少了介电质层(217)中的应力，或将该应力调整至所需的程度。
图2i示出在完成处理(263)且去除抗蚀剂掩模层(242)之后因而留下低应力层(217p)的半导体装置(250)，该低应力层(217p)并未显着地协助形成第二晶体管元件(200p)的总应力。可在半导体装置(250)之上沈积诸如二氧化硅等的层间介电质材料，并一方面使用层(216b)及(217)用来作为蚀刻终止层，且另一方面将层(217)用来作为蚀刻终止层，而形成各别的接点开孔，因而继续进一步的处理。请注意，第一晶体管(200n)的接点蚀刻终止层(亦即，介电质层(217))的厚度与第二晶体管(200p)的接点蚀刻终止层(亦即，应力诱发层(216b)加上低应力层(217p))的厚度间之差异大致不会影响到接点孔形成工艺，这是因为这两个晶体管元件中仍然设有衬垫层(216a)，且一方面该衬垫层(216a)因而可被用来作为在第一晶体管(200n)上将各别层(217)开孔的一额外蚀刻终止层，另一方面该衬垫层(216因而可被用来作为在第二晶体管(200p)上将层(217p)加上层(216b)的额外蚀刻终止层。
图3a以横断面图标出可具有如前文中参照图1a及2a所述的结构的半导体装置(350)，该半导体装置(350)包含第一晶体管元件(300n)及第二晶体管元件(300p)。因此，除了在代号的首位数字中以“3”取代“1”或“2”之外，将使用相同的代号来表示对应的组成部分。因此，将省略这些组成部分的详细说明。
图3b示出具有在其上形成的介电质层(316)的半导体装置(350)，而该介电质层(316)可包含诸如由氮化硅形成的应力诱发层(316b)、以及诸如由二氧化硅形成的衬垫层(316c)。有关衬垫层(316c)及应力诱发层(316b)的形成，适用前文中参照衬垫层(216a)、(216c)、以及应力诱发层(216b)所述的相同准则。例如，应力诱发层(316b)可包含压缩应力，该压缩应力可被转移到第二晶体管元件(300p)，而第一晶体管元件(300n)中将产生抗拉应力。
图3c示出具有在其上形成的抗蚀剂掩模层(340)的半导体装置(350)，该抗蚀剂掩模层(340)覆盖第二晶体管元件(300p)且露出第一晶体管元件(300n)。此外，半导体装置(350)接受一电浆蚀刻工艺(360)，以便去除衬垫层(316c)及应力诱发层(316b)的露出部分。对应的电浆蚀刻配方是此项技术中已被完善制定的配方，且可使用在形成间隔元件(310)期间也被采用的工艺参数。
图3d示出在完成电浆蚀刻工艺(360)之后且在去除抗蚀剂掩模层(340)之后的半导体装置(350)，其中因而留下了具有应力诱发层(316b)及衬垫层(316c)的第二晶体管(300p)，而后来完全露出了第一晶体管(300n)。
图3e示出具有在其上形成而有诸如一抗拉应力等的一指定内在应力的一第二介电质层(317)的半导体装置(350)，而该抗拉应力将被转移到第一晶体管元件(300n)的沟道区(304)。有关沉积参数及介电质层(317)的特性，适用前文中参照层(117)、(217)所述的相同准则。
图3f示出具有在其上形成的另一抗蚀剂掩模层(341)的半导体装置(350)，该抗蚀剂掩模层(341)覆盖了第一晶体管元件(300n)，且露出了第二晶体管元件(300p)。此外，使半导体装置(350)暴露于电浆蚀刻气(361)，以便去除介电质层(317)的露出部分。对应的蚀刻配方都是已被完善制定的，例如，该等蚀刻配方的形式是如同于形成间隔元件(310)期间所使用的配方。在蚀刻工艺(361)期间，衬垫层(316c)被用来作为蚀刻终止层或蚀刻表示层，因而可以可靠地控制蚀刻工艺(361)。在去除了介电质层(317)的露出部分之后，根据某些实施例，可以诸如基于氢氟酸的湿式化学蚀刻工艺去除衬垫层(316c)中尚未被蚀刻工艺(361)侵蚀的任何剩余部分。然后，可去除抗蚀剂掩模层(341)。
图3g示出具有在第二晶体管(300p)的沟道区(304)中诱发诸如压缩应力的层(316b)且具有在第一晶体管元件(300n)的沟道区(304)中诱发诸如抗拉应力的其余的层(317)的半导体装置(350)。如同前文所述的实施例，可沉积形式为诸如二氧化硅的层间介电质材料(380)，且形成若干接点开孔(381)，而继续对半导体装置(350)的进一步处理，其中在各向异性蚀刻工艺期间可将应力诱发层(317)及(316b)有效地用来作为一蚀刻终止层。
因此，本发明提供了一种可形成与晶体管结构直接接触或位于晶体管结构之上的接近处的应力诱发介电质层的技术，其中可将诸如湿式化学蚀刻工艺、电浆蚀刻工艺、离子植入或电浆处理工艺等传统且为众所公认的工艺用来在不同的位置上提供不同类型的应力诱发层。因此，可精确地控制应力决定参数，并可进行有效率的应力工程。亦可被用来作为一接点蚀刻终止层的介电质层尤其可大致控制在晶体管元件的各别沟道区中诱发的应力，因而亦相当有助于应力工程，这是因为并非以两个或更多个组成部分(例如，侧壁间隔物加上接点蚀刻终止层)，而是以单一且可精确控制的组成部分基本确定该应力。我们当了解，可合并前文中参照各图式所述的该等实施例，或者可在任何适当的方式下以其它实施例的工艺步骤取代某些工艺步骤。
前文所揭示的该等特定实施例只是供举例，这是因为熟习此项技艺者在参阅本发明的揭示事项之后，可易于以不同但等效的方式修改并实施本发明。例如，可按照一不同的顺序执行前文所述的该等工艺步骤。此外，除了下文的申请专利范围所述者之外，不得将本发明限制在本说明书所示的结构或设计的细节。因此，显然可改变或修改前文所揭示的该等特定实施例，且将把所有此类的变化视为在本发明的范围及精神内。因此，本发明所寻求的保护述于下文的权利要求书。
权利要求
1.一种方法，包括在第一晶体管元件(100N)及第二晶体管元件(100P)之上形成第一介电质层(116)，该第一介电质层(116)具有第一指定内在机械应力；在该第二晶体管元件之上形成掩模层(140)，以露出在该第一晶体管元件(100N)之上形成的该第一介电质层(116)的第一部分，并覆盖在该第二晶体管元件(100P)之上形成的该第一介电质层(116)的第二部分；以及通过对该第一部分离子轰击(160)，而将该第一部分中的该第一内在应力修改为修改的内在应力。
2.根据权利要求1所述的方法，进一步包括去除该掩模层(140)并在该介电质层(116)之上形成具有第二内在应力的第二介电质层(117)，该第二内在应力与该第一内在应力不同。
3.根据权利要求2所述的方法，进一步包括选择性地去除该第二部分之上的该第二介电质层(117)的材料。
4.根据权利要求2所述的方法，进一步包括形成第二掩模层(170)，以覆盖在该第一介电质层(116)的该第一部分之上形成的该第二介电质层(117)的第一部分，并露出在该第一介电质层(116)的该第二部分之上形成的该第二介电质层(117)的第二部分。
5.根据权利要求4所述的方法，进一步包括通过离子轰击而修改该第二介电质层(117)的该第二部分中的该第二内在应力，以在该第二介电质层(117)的该第二部分中产生第二修改的内在应力。
6.根据权利要求1所述的方法，进一步包括在形成该第一介电质层(116)之前，先在该第一晶体管元件(100N)之上选择性地形成具有第二内在应力的第二介电质层。
7.根据权利要求6所述的方法，其中选择性地形成该第二介电质层包括在该第一及第二晶体管元件之上形成该第二介电质层，形成覆盖该第一晶体管元件(100N)并露出该第二晶体管元件(100P)的第二掩模层(341)，以及去除被该第二掩模层(341)露出的该第二介电质层的第一部分。
8.根据权利要求7所述的方法，其中在该第一及第二晶体管元件之上形成该第二介电质层包括沉积第一衬垫层(216A)，沉积基本确定该第二内在应力的应力诱发层(216B)，以及沉积第二衬垫层(216C)，其中可相对于该应力诱发层(216B)而选择性地蚀刻该第一及第二衬垫层(216A)，(216C)。
9.根据权利要求8所述的方法，其中去除该第二介电质层的该第一部分包括选择性地蚀刻该第二衬垫层(216C)以露出该应力诱发层(216B)，以及选择性地去除该应力诱发层(216B)的露出部分以露出该第一衬垫层(216A)。
10.根据权利要求9所述的方法，进一步包括去除该第二掩模层，形成第三掩模层以覆盖该第二晶体管元件并露出该第一晶体管元件，以及选择性地蚀刻该第二衬垫层(216C)以露出该第一晶体管元件上的该应力诱发层(216B)。
11.一种方法，包括在第一晶体管元件(200N)，(300N)及第二晶体管元件(200P)，(300P)之上形成第一介电质层(216)，(316)，该第一介电质层(216)，(316)具有第一指定内在机械应力；选择性地去除该第一晶体管元件之上的该第一介电质层(216)，(316)的第一部分；在该第一晶体管元件以及在该第二晶体管元件之上形成的该第一介电质层(216)，(316)的第二部分之上形成第二介电质层(317)，该第二介电质层(317)具有与该第一内在应力不同的第二内在应力；以及选择性地去除在该第一介电质层(216)，(316)的该第二部分之上形成的该第二介电质层(317)的第二部分。
12.根据权利要求11所述的方法，其中形成该第一介电质层包括沉积第一衬垫层(216A)，沉积应力诱发层(216B)，以及沉积第二衬垫层(216C)，其中可相对于该应力诱发层(216B)而选择性地蚀刻该第一及第二衬垫层。
13.根据权利要求11所述的方法，其中形成该第二介电质层包括在该第一晶体管元件之上及该第二晶体管元件之上形成该第二介电质层，形成抗蚀剂掩模以覆盖该第一晶体管元件并露出该第二晶体管元件，以及蚀刻该第二介电质层以去除该第二晶体管元件之上的该第二介电质层的至少一部分。
14.根据权利要求11所述的方法，其中形成该第一介电质层(216)，(316)包括在该第一及第二晶体管元件之上形成应力诱发层(316B)，以及在该应力诱发层(316B)上形成衬垫层(316C)，该衬垫层(316C)在材料成分上不同于该应力诱发层(316B)。
15.一种半导体装置，包含第一晶体管元件(100P)，该第一晶体管元件具有第一沟道区以及包封该第一晶体管元件的第一介电质层(116)，该第一介电质层(116)在该第一沟道区中诱发第一应力；以及第二晶体管元件(100N)，该第二晶体管元件具有第二沟道区以及第二介电质层(117)，该第二介电质层(117)包封该第二晶体管元件，且该第二介电质层(117)在该第二沟道区中诱发第二应力，该第二应力不同于该第一应力。
16.根据权利要求15所述的半导体装置，其中该第一及第二晶体管元件形成互补晶体管对。
17.根据权利要求15所述的半导体装置，其中该第一晶体管元件是P型晶体管，且该第一诱发应力是压缩应力。
18.根据权利要求15所述的半导体装置，其中该第一及第二介电质层(116)，(117)中的至少一个介电质层包含衬垫层及应力诱发层，该衬垫层位于该应力诱发层与该第一及第二晶体管元件中的至少一个晶体管元件的栅电极结构以及漏极及源极端之间。
全文摘要
通过提供接点蚀刻终止层，可有效地控制不同晶体管类型的沟道区中的应力，其中可以诸如湿式化学蚀刻、电浆蚀刻、离子植入、及电浆处理等的已为大家接受的工艺得到该接点蚀刻终止层的抗拉应力及压缩应力部分。因此，可得到晶体管效能的显着改善，同时不会大幅增加工艺的复杂性。
文档编号H01L21/8238GK101023524SQ200580017374
公开日2007年8月22日 申请日期2005年3月29日 优先权日2004年5月28日
发明者K·弗罗贝格, M·沙勒, M·阿明普 申请人:先进微装置公司