晶片结合的mos去耦电容器的制作方法

专利名称：晶片结合的mos去耦电容器的制作方法
技术领域：
1本发明一般涉及半导体器件，更具体地涉及精加工金属氧化 物半导体(M0S)电容器，所述金属氧化物半导体电容器可被操作地耦 合到集成电路以作为去耦电容器。
背景技术：
2电容器，例如金属氧化物半导体(M0S)电容器，通常与集 成电路(IC)相联系以简化对电路的一个或更多个部分提供稳定的电 流供给。其中，电容器通过充当电荷库(charge reservoir)以向IC 提供稳定的电流供给并减轻瞬态电流，所述电荷库稳定地将存储的电 流放电而不管电路或部分电路被暴露到诸如本底噪声的功率的瞬变现 象。因为这样的电容器将IC的一个或更多个部分从环境噪声中分离或 去耦，所以它们经常被称作去耦电容器。
3可以理解的是，通常将去耦电容器定位在尽可能接近被保护 的IC (或它的一部分)的位置是有益的。的确如此，因为IC的开关速 度正不断增加以使得电子器件操作更快并执行更复杂的功能，而这些 增加的开关速度放大了电路内的寄生电感，寄生电感抑制了电容器去 耦噪声及稳定供给电流的能力。另外，当从IC中移除去耦电容器时， 寄生电感通常会增加。
4虽然希望如此，但是将M0S电容器制造为IC的一部分是昂 贵的，因为这样做会延长并复杂化制造工艺，而且，举例来说会消耗 宝贵的半导体区。替代性地，去耦M0S电容器可被操作地耦合到环绕 IC的封装上。然而，这增加了封装成本并且使电容器远离IC，恶化了 与寄生电感相关的副作用。因此，希望能够以成本效益合算的方式制 造M0S电容器，允许电容器可被操作地连接到集成电路以使其可用作 去耦电容器。

发明内容
5本发明涉及以成本效益合算的方式形成MOS电容器，其允许 电容器可被操作地耦合到集成电路的一部分以使电容器可用作去耦电
容器。根据本发明的一个或更多个方面， 一种形成MOS去耦电容器的
方法包括图案化形成于电容器介电材料层之上的电容器上电极材料层 和图案化形成于半导体衬底之上的电容器介电材料层。介电材料层形 成于衬底以及图案化的电容器上电极层和电容器介电材料层之上。然 后通孔形成于介电材料层内并下至图案化的电容器上电极材料层以及 下至衬底。深入衬底的至少一个深接触通孔还形成于介电材料层内部。 使用导电材料填充通孔，并且第一金属化层形成于介电材料层和填充 的通孔之上。第一金属化层被图案化以在填充的通孔之上形成导电接 触垫，然后电容器与集成电路装置对齐以使电容器的接触垫与集成电 路装置的接触垫对齐。执行退火以熔合电容器的接触垫和集成电路装 置的接触垫。然后去除一些衬底以暴露至少一个深接触通孔，并且第 二金属化层形成于衬底以及至少一个深接触通孔之上。第二金属化层 然后被图案化以在至少一个深接触通孔之上形成相应的焊垫。附图描述
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图1是说明根据本发明的一个或更多个方面的用于形成MOS 去耦电容器的示例性方法的流程图。
7图2-13是根据本发明的一个或更多个方面，如图1中列出 的流程而形成的M0S去耦电容器的截面图。
具体实施例方式
8本发明涉及形成可用作去耦电容器的MOS电容器。电容器是 以成本效益合算的方式制造的，因为该电容器是通过适合制造电容器 的制造工艺而被精加工于半导体晶片或晶片芯片(die)之中/之上的。 特别地，就效率而言，电容器制造工艺的设计是可调节或最优化的。 一旦被制造好，M0S电容器就被从晶片或冲模移走并被可操作地耦合到 独立制造的集成电路，其因此能进行进一步的处理，包括封装。这样， 去耦电容器可被安装于非常接近其将服务的电路装置的地方，这允许 电容器对该装置有更大的影响。另外，根据本发明的一个或更多个方
面将电容器耦合到ic不需要牺牲宝贵的半导体区。
9图1显示了根据本发明的一个或更多个方面的用于形成金属
氧化物半导体(M0S)去耦电容器的示例性方法10。虽然方法10将在
下文中被说明和描述为一系列的动作或事件，但是应该理解本发明并 不限于所说明的这样的动作或事件的顺序。例如， 一些动作可以不同 的顺序出现和/或与除在此说明和/或描述的那些动作或事件之外的其 它动作或事件同时出现。另外，根据本发明的一个或更多个方面，执 行方法时并不是所有所说明的步骤都是必需的。此外， 一个或更多个 动作可在一个或更多个单独的动作或阶段中执行。应该理解，根据本 发明的一个或更多个方面实现的方法可与在本说明书所说明和描述的 结构的形成和/或加工结合以及与在本说明书未说明或描述的其它结 构结合来执行。
10方法10开始于12，其中半导体衬底102被提供并且电容器 介电材料层104形成于其上，然后电容器上电极材料层106形成于电 容器介电材料层104之上(图2)。如在本说明书描述的所有层一样(除 非另有说明)，层104和106基本上是共形地(conformally)形成的。 此外，有时可能需要用相同的或相似的材料形成不同的层以使所述层 对随后的加工(例如，蚀刻、CMP)具有相似的反应。然而，在其它时 候可能需要用不同材料形成不同的层以使它们对随后的加工具有不同 的响应(例如，具有不同的蚀刻率)。
11应该理解，在本说明书所使用的衬底或半导体衬底可包含 基本的半导体晶片或其任何部分(例如， 一个或更多个晶片芯片)以 及形成于其上和/或与其关联的任何外延层或其它类型半导体层。衬底 可以包含，例如，硅、SiGe、 GaAs、 InP和/或S01。在所说明的例子 中，衬底102包括硅绝缘体(SOI)或其它绝缘体材料112，硅绝缘体 (SOI)包含覆盖氧化物(例如，Si02)薄层的硅材料层IIO，绝缘体 材料112覆盖体硅衬底114。在SOI排列中，例如，层110通常被形成 的厚度为大约10纳米到大约2微米之间，而层112被形成的厚度为大 约100纳米到大约1微米之间。
12电容器介电材料层104可包含任意数量的适当的电介质或 非导电材料。 一些例子包含二氧化硅，高k介电材料，或许多这样的
层。作为另外的例子，电容器介电材料层可包含下列材料中的一种或 多种，单独的或组合的Si02、氧化铝(A1A)，硅酸锆、硅酸铪、氮
氧化硅铪(hafnium silicon oxynitride)、氮氧化铪、氮氧化锆、 氮氧化硅锆(zirconium silicon oxynitride)、氮化硅铪(hafnium silicon nitride)、氧化镧(La203)、氧化铪(Hf02)、氧化锆(Zr02)、 二氧化钸(Ce02)、氧化硅铋(bismuth silicon oxide) (Bi4Si2012)、 二氧化钛(Ti02)、氧化钽(TaA)、氧化钨(W03)、氧化钇(Y203)、 氧化铝镧(lanthanum aluminum oxide) (LaA103)、钛酸锶钡(barium strontium titanate)、氧化锶钡(barium strontium oxide)、钛 酸钡、钛酸锶、PbZr03、 PST、 PZN、 PZT和PMN。例如，电容器介电材 料层104可被形成的厚度为大约1纳米或1纳米以上，并且可具有大 约l纳米或小于l纳米的等同的氧化物厚度(EOT)，而电容器上电极 材料层106可被形成的厚度为大约50到大约200纳米之间，例如。上 电极层106通常包含多晶硅、SiGe和/或金属(例如，氮化钛、钽、氮 化钽、钨)。
13方法10然后前进到14，其中电容器上电极材料层106和电 容器介电材料层104被图案化以分别建立电容器上电极120和电容器 电介质122 (图3)。通常，电容器上电极材料层106首先被图案化而 电容器介电材料层104作为该工艺的一部分至少被部分图案化。例如， 用于图案化电容器上电极材料层106的蚀刻剂也可去除一些电容器介 电材料层104。类似地，与图案化电容器上电极材料层106相关联的清 理步骤以及与硬质掩膜去除工艺相关联的清理步骤也可以去除一些栅 极电容器(gate capacitor)介电材料层104。应该理解，衬底102 可包含导电的n型或p型材料(例如，p+或n+)。在这样的排列中， 衬底102用作M0S电容器100的底电极124。
14如在本说明书所描述的所有层一样(除非另外明确地指示)， 层104和106可采用任何适当方式图案化，例如通过蚀刻和/或光刻的 技术。光刻术指的是用于在各种介质之间转印更多图案的工艺。在光 刻术中，辐射敏感的抗蚀剂涂层(resist coating)被形成于图案将 被转印的一个或更多个层之上。抗蚀剂，有时称为光致抗蚀剂，其本 身首先通过暴露在辐射下而被图案化，在此辐射(有选择地)穿过包含图案的插入掩膜。结果，抗蚀剂涂层的暴露或未曝露的区域或多或 少成为可溶解的，这取决于所使用的抗蚀剂的类型。然后显影剂被用 于去除可溶性更强的区域，从而保留图案化的抗蚀剂。图案化的抗蚀 剂因此能作为底层的掩膜，所述底层可被有选择地蚀刻以将图案转印 于其上。
15应该理解，半导体衬底102还可被加工以在其中建立更重 掺杂的区域。因而，在电容器上电极材料层106和电容器介电材料层 104被图案化之后，方法10前进到16，其中衬底102可被选择性地掺 杂.(图4)。特别是，掺杂材料130可被有选择地施加于衬底102的区 域以在那里形成更重掺杂的区域132、 134。掺杂剂130可在掩膜材料 层136 (例如，光致抗蚀剂)的辅助下被有选择地应用，所述掩膜材料 层136形成于衬底102之上并被图案化。掺杂剂130基本上由图案化 的掩膜材料136阻挡，因此仅影响衬底102的暴露区域(以及可选的 电容器上电极120 —取决于掩膜材料层136的图案)。惨杂剂130改变 了受影响区域132、 134的电气性质，以使它们可用作MOS电容器的底 电极。应该理解，可用任何适当的掺杂剂130对衬底102进行掺杂以 在衬底内部灌注所需的电气性质。例如，如果衬底102最初包括p型 材料，那么掺杂剂130可以是p型掺杂剂，其可被以一定量和/或一定 的持续时间应用于衬底以使该区域132、 134成为p+型区域。例如，这 样的掺杂区域132、 134各自的深度通常在衬底102中延伸至大约10 纳米到大约500纳米之间。
16然后在18，介电材料层140形成于衬底102、电容器上电 极120和电容器电介质122之上(图5)。如图解说明的例子所说明的 更重掺杂的区域132、 134形成于衬底102中的情况下，应该理解，图 案化的掩膜材料136在形成介电材料层140之前被去除。介电材料层 140可包含如上面所列出的与电容器介电材料层104有关的任何适当 的非导电材料(一种或多种)，并且例如被形成的厚度为大约500纳 米到大约5微米之间。
17在20，通孔形成(例如，被蚀刻)于介电材料层140内(图 6)。虽然未示出，但应该理解，可在图案化的掩膜(例如，光刻图案 化的光致抗蚀剂)的辅助下通过蚀刻介电材料层140来形成通孔。在
所说明的例子中， 一个通孔144被向下形成至电容器上电极120，而通
孔146、 148被分别向下形成至掺杂区域132和134，深接触通孔150、 152被形成至衬底102中(例如，通过蚀刻和光刻法)。应该理解，通 孔简化了下至电容器100和衬底102的各个区域的电接触的形成，并 且根据本发明的一个或更多个方面可形成任何适当数目的通孔。例如， 如果区域132、 134不是使用衬底102建立的以使n型或p型衬底102 用作电容器100的底电极124，那么单个通孔(例如，146或148)可 被形成下至衬底102以和该底电极124进行电接触。此外，深接触通 孔，例如通孔150、 152通常形成的深度为大约10微米到大约20微米 之间，并且直径可被制得较大以减少不需要的电阻的形成。还应该理 解，如在所说明的例子中，在衬底102包含S0I之处，深接触通孔， 例如通孔150、 152被形成通过衬底102的硅材料层110并下至绝缘体 材料层112。例如，在第一掩膜层被用于限定分别到电容器上电极120 和掺杂区域132、 134的通孔144、 146、 148，以及第二掩膜层被用于 限定深接触通孔150、 152的情况下，可使用氮化物蚀刻停蚀层(etch stopping layer)。替代性地，可依赖蚀刻选择性基本上同时形成通 孔。
18在20，形成通孔之后，方法10前进至22，在此它们被诸如 钨的导电材料156填充(图7)。可采用任何适当方式将导电材料添加 至通孔，例如通过化学气相淀积。然后在24，导电材料层160，比如铜， 被形成于介电层140之上并填充通孔24 (图8)。导电材料层160通 常被形成的厚度为例如大约100纳米到大约1微米之间。然后在26， 在导电通孔156之上图案化导电材料层160 (例如，使用蚀刻和光刻 法)，以在填充的通孔之上形成导电接触垫162 (图9)。电容器IOO 的接触垫162在尺寸上通常在大约15X15平方微米到大约100 X 100 平方微米。
19在28，电容器100与特定的集成电路装置170对齐(例如， 使用光学和/或红外技术)，其中电容器作为集成电路装置170的去耦 电容器(图IO)。特别是，电容器100的接触垫162与集成电路装置 170的接触垫172对齐，并且在30执行退火(例如，在大约350到大 约500摄氏度的温度之间的温度)以熔合电容器100的接触垫162和
集成电路装置170的接触垫172 (图ll)。应该理解，电容器100通 常相对于电路装置170是反向的以对齐垫162和172。应该理解，这种 排列节省了宝贵的半导体区，原因是电容器100与集成电路装置170 形成于同样的半导体衬底上，但并不靠近集成电路装置170。因而，可 采用区域有效方式将集成电路170精加工于半导体衬底上，而MOS电 容器100可以采用被调节成有效形成电容器100的制造工艺，以同样 方式被精加工于半导体衬底上。还应该理解，可在MOS电容器100被 退火到电路装置170之前将MOS电容器100从半导体晶片或芯片(例 如，其上形成了多个去耦电容器的晶片或芯片)上去除(例如，切割)。
20在32， 一些衬底102被去除以暴露一个或更多个填充的深 接触通孔150、 152 (图ll)。应该理解，可采用任何适当方式去除衬 底102，例如背面削磨、蚀刻、冲蚀等等。在衬底102包括S0I之处， 例如，背面削磨可被用于去除体硅衬底114，随后以湿式蚀刻去除绝缘 体材料层112。在去除一些衬底102之后，填充的深接触通孔150、 152 通常剩余大约10微米到大约15微米。
21然后在34，第二金属化层174形成于衬底102的暴露表面 以及填充的深接触通孔150、 152之上。第二金属化层174可以包含任 何适当的导电材料，例如铝。在36，第二金属化层174被图案化以在 至少一个填充的深接触通孔150、 152之上形成相应的焊垫180、 182 (图13)。方法100因此能继续进一步处理，例如对电路装置170和 操作地耦合的MOS去耦电容器100进行封装。应该理解，焊垫180、 182 (例如，凸起(bump)或倒装片或丝焊)提供电学上将电容器100和 关联的装置170耦合到外界的装置。还应该理解，额外的"假的(dummy)" 垫可被分别形成于电容器100和装置170上，并且这些垫可被熔合以 提供机械加强结合188 (图13)。
22因此，本发明的一个或更多个方面使得电容器可以为特定 的应用/电路装置而定制，以成本效益合算的方式生产，并且因为封装 上不需要额外的部分或组件从而降低封装成本。电容器和制造工艺可 被定制及最优化，例如，在成本、产量、电容/单位面积、泄漏、电流、 电压、频率、功率、电感等方面，这取决于电路需求，以及按照使电
容器以稳定的方式可操作地连接到电路装置的接触垫的数目和位置定
制及最优化。另外，因为M0S电容器可从整个晶片中制成，它们可被 制得相对较大而不会对ic区域有不利的影响。因此可使用标准的金属
氧化物半导体(M0S)工艺流程来制造去耦电容器，然而由于多了深接 触件，所以电容器可以是丽OS、 PM0S、 N阱(well)中的丽0S或P阱 中的PM0S。
23应该理解，虽然在讨论本说明书描述的方法的各方面中， 贯穿整个说明文引用了示例性结构(例如，当讨论图l中阐述的方法 时，在图2 — 13中示出的那些结构)，但那些方法并不被所介绍的相 应结构所限制。而是，方法(和结构)被认为是相互独立的并能够单 独存在和实施，而不考虑附图中所描述的任何一个特定方面。
24此外， 一直贯穿本说明书和权利要求， 一个或更多个层或 结构可被描述为是或包含诸如"钨"、"铜"、"氮化硅"的物质。 这些描述在上下文中可被理解，并且它们可用于半导体制造业。例如， 在半导体工业中，当金属化层被描述为包含铜时，应该理解该层的金 属主要成分包括纯铜，但是纯铜可以是，并且常常是合金的、掺杂的 或其它不纯的。举另一个例子，氮化硅可能是富硅氮化硅或富氧氮化 硅。氮化硅可包含一些氧，但不会包含太多的使材料的介电常数基本 上不同于高纯度化学计算的氮化硅的氧。
25本发明涉及领域的技术人员应该理解，可在示例性实施例 中进行各种补充、删除、替换和改变而不偏离本发明的范围，并且所 .限定的发明旨在包含等同物。
权利要求
1.一种形成MOS去耦电容器的方法，包括图案化形成于电容器介电材料层之上的电容器上电极材料层；图案化形成于半导体衬底之上的所述电容器介电材料层；在所述衬底以及图案化的电容器上电极层和电容器介电材料层之上形成介电材料层；在所述介电材料层内形成通孔，所述通孔下至所述图案化的电容器上电极材料层并下至所述衬底，包括形成深入所述衬底的至少一个深接触通孔；使用导电材料填充所述通孔；在所述介电材料层和填充的通孔之上形成第一金属化层；图案化所述第一金属化层以在所述填充的通孔之上形成导电接触垫；将所述电容器与集成电路装置对齐以使所述电容器的所述接触垫与所述集成电路装置的接触垫对齐；执行退火以熔合所述电容器的所述接触垫和所述集成电路装置的所述接触垫；去除一些所述衬底以暴露所述至少一个深接触通孔；在所述衬底和所述至少一个深接触通孔之上形成第二金属化层；以及图案化所述第二金属化层以在所述至少一个深接触通孔之上形成各个的焊垫。
2. 根据权利要求l所述的方法，其中去除一些所述衬底包括对所 述衬底进行背面研磨以暴露所述至少一个深接触通孔。
3. 根据权利要求2所述的方法，其中所述衬底是SOI，其包括覆 盖绝缘体材料层的硅材料层，所述绝缘体材料层覆盖体硅衬底，其中 所述至少一个深接触通孔穿过所述硅材料层并进入所述绝缘体材料层。
4. 根据权利要求2所述的方法，其中所述衬底是SOI，其包括覆盖绝缘体材料层的硅材料层，所述绝缘体材料层覆盖体硅衬底，其中 所述至少一个深接触通孔穿过所述硅材料层并进入所述绝缘体材料 层，所述方法进一步包括在背面削磨掉所述体硅衬底之后执行湿式蚀 刻以去除所述绝缘体材料层。
5. 根据权利要求l-4中任意一个所述的方法，进一步包括在形成所述介电材料层之前，有选择地对接近所述图案化的电容 器上电极和电容器介电层的所述衬底区域进行掺杂。
6. 根据权利要求5所述的方法，其中至少一个所述通孔被向下形成至所述衬底的掺杂区域。
全文摘要
本发明公开了一种形成可用作去耦电容器的MOS电容器(100)的技术。MOS电容器与其将服务的特定电路装置(170)分别形成。因而，电容器和它的制造工艺可在效率等方面被最优化。该电容器可用导电接触件制造，所述导电接触件允许通过装置(170)的导电垫将电容器熔合到装置(170)。因而，电容器(100)与装置(170)可被封装在一起，并且因为电容器不是从与装置(170)相同的衬底形成的，从而可节省宝贵的半导体区。电容器进一步包括深接触件(150、152)，其上焊垫(180、182)可被形成以允许电容器和装置(170)电连接到外界。
文档编号H01L21/8242GK101116174SQ200580047930
公开日2008年1月30日 申请日期2005年12月9日 优先权日2004年12月9日
发明者R·P·劳斯 申请人:德克萨斯仪器股份有限公司